Резервированное запоминающее устройство

30 1 1037Изобретение относится к вычислительной технике и можег быть использовано в цифровых управляющих системах и комплексах, к которым предьявляются высокие требования к их надежности и безотказной работе в течениедлительного срока эксплуатации,Известно резервированное запоми,нающее устройство, которое содержиттри идентичных канала, выходы которых через мажоритарный блок подключены к исполнительным органам1 3,Недостатком этого устройства является снижение надежности при длительномсроке эксплуатации, 15Наиболее близким техническим решением к изобретению является резервированное запоминающее устройство,содержащее блоки памяти, выходы которых через мажоритарный блок подклю"чены к входам регенерации блоков памяти 2,Недостатками известного устройства являются недостаточное время непрерывной работы, возможность частичной или полной потери информации привыходе из строя элементов или привозникновении однократного сбоя вв узлах регенерации информации бло"ков памяти, особенно при работе втяжелых условиях эксплуатации резких изменениях климатических условий, условиях повышенйых помех, чтоснижает надежность устройства.1Дель изобретения - повышение на 35дежности резервированного запоминающего устройства,Поставленная цель достигаетсятем, что в резервированное запоминающее устройство, содержащее основные блоки памяти и мажоритарныйблок,выход которого соединен с входами регенерации основных блоковпамяти, введены вычислитель контрольной суммы, блок переключенияканалов, дополнительные блоки памяти и элементы 2 И-ИЛИ, первые и вторые входы которых подключены соответственно к выходам основных и дополнительных блоков памяти, выходык входам мажоритарного блока, атретьи и четвертые входы - соответственно к первому и второму выхо-.дам блока переключения каналов, третий и четвертый выходы которого соединены соответственно с первыми управляющими входами основных и дополнительных блоков памяти, а первыйвход подключен к вторым управляющим 343свходам основных и дополнительных блоков памяти и является входом обращения устройства, причем входы регенерации дополнительных блоков памяти соединены с выходом мажоритарного блока и входами вычислителя контрольной суммы, выход которого подключен к второму входу блока переключения каналов, а управляющий вход, является входом сигнала последнего адреса устройства.Кроме того, блок переключения каналов содержит регистр, первый триггер, элемент ИЛИ элементы И и генератор временных сигналов, выход которого подключен к. первому входу элемента ИЛИ, выход которого соединен с установочным входом регистра и счетным входом первого триггера, выходы которого подключены соответственно к первым входам первого и второго элементов И, вторые входы которых соединены с выходом регистра и первым входом третьего элемента И, выход которого подключен к второму входу элемента ИЛИ, а второй вход соединен со счетным входом регистра и является первым. входом блока, вторым входом которого является третий вход третьего элемента И, выходами блока с первого по четвертый являются соответственно первый и второй выходы первого триггера и выходы первого и второго элементов ИПри этом вычислитель контрольной суммы содержит второй триггер, элемент И-НЕ и сумматор по модулю два, входы которого являются входами вычислителя, а выходы соединены с входами элемента И-НЕ, выход которого подключен к первому входу второго триггера, второй вход и выход которого являются соответственно управляющим входом и выходом вычислителя,На чертеже представлена функциональная схема предлагаемого устройстваРезервированное запоминающее устройство содержит основные 1-3 и дополнительные 4-6 блоки памяти, блок 7 переключения каналов, вычислитель Г контрольной суммы, первый 9, второй 10 и третий 11 элементы 2 И-ИЛИ и мажоритарный блок 12, вход 13 обращения и вход 14 сигнала последнего адреса.Блок переключения каналов содержит генератор 15 временных сигналов, первый триггер 16, элемент3ИЛИ 17, первый 18 и второй 19 элементы И, регистр 20 и третий элеменИ 21. Вычислитель кон 1 рольной суммысодержит сумма 1 ор 22 по модулю два,элемент И-НЕ 23 и второй триггер 24.Устройство выполнено на стандар- ных элементах типа 1601 РР 26.Устройство работает следующим образом,В исходном состоянии в блоки 1-6 10по всем адресам записывается идентичная информация, По последнему адресузаписывается контрольное число. Триггеры 16 и 24 и регистр 20 находятсяв положении "0", По первому сигналу 15"Обращение" на входе 13, поступающему на управляющие входы блоков 1-6,информация из блоков 1-3 памяти через элементы 2 И-ИЛИ 9-11 и блок 12поступает на вход сумматора 22, в ко тором накапливается, и на информационные входы блоков 1-6.При этом на первые управляющие,входы блоков, 1-6 с выходов элементовИ 18 и 19 поступает сигнал "0", за,прещающий регенерацию информации,В случае если информация, считанная,из блоков 1-3 памяти, правильная, на выходах сумматора 22 будутединичные сигналы. высокого уровня,которые через элемент И-НЕ 23, инвертируясь, поступают на первый входтриггера 24, на второй вход 14 которого поступает сигнал последнегоадреса. Таким образом, если инфор 35мация, полученная с блоков 1-3 правильная, по последнему адресу подверждается состояние "0" триггера 24,сигнал "0" которого запрещает прохождение второго сигнала "Обращение"с входа 13 через элементы И 21 и, ИЛИ 17 на вход триггера 16. Второйсигнал "Обращение" переключает регистр 20 в положение "Два", при котором сигнал с его выхода черезэлемент И 18 поступает на первыеуправляющие входы блоков 4-6, разрешая в них регенерацию информациисигналами из блоков 1-3 памяти,В случае, если информация, полу"ченная с выходов блоков 1-3 неправильная, на выходах сумматора 22по оконцании опроса зафиксируетсячисло, не соответствующее "1" вовсех разрядах.Сигнал последнего адреса 14 переключает триггер 24 в состояние "1".1Второй сигнал "Обращение" с входа13 устанавливает регистр 20 в состояние "0" и через элементы И 21 иИЛИ 17 переключает 1 риггер 16 в проиаоположное состояние, При этом информация с.выхоов блоков 4-6 поступает в вычислитель 8, Если информация правильная, следующий сигнал",Обращение" переключает регис 1 р 20 в состояние "Два", причем сигнал с его выхода церез элемент И 18 разрешает перезапись (регенерацию) информации из блоков 4-6 в блоки 1-3, т.е,вычислитель 8, зафиксировав ошибкув информации в блоках 1-3, с помощью блока 7 производит корректировку информации в этих блоках. Сигнал с выхода генератора 15 (период которого выбирается исходя из условий эксплуатации и должен быть меньше времени, гарантирующего сохранность информации в блоках 1-6) через элемент ИЛИ 17 поступает на вход триггера 16 и установочный вход регистра 20, переключает триггер 16, который поочеред-. но разрешает регенерацию информации из блоков 1-3 в блоки 4-6 и обратно.Таким образом, построение резервированного запоминающего устройства по данной структуре при первом обращении позволяет проконтролировать выходную информацию, по второму обращению осуществить - перезапись ( регенерировать) информацию в резервныеблоки памяти, в случае выхода из строяузлов регенерации или какого-либосбоя, и произвести запрет регенерациии переключение каналов блоков памяти.Это позволяет исключить потерю информации, увеличить время непрерывной работы и повысить надежность резервированного запоминающего устройства.Время непрерывной работы без потери информации увеличивается до времени гарантированного ресурса рабо" ты накопительного элемента (10000 ч)так как в каждом блоке памяти происходит обновление информации через время, равное периоду регенерации, задаваемому генератором 15, и при пе" риоде регенерации до 100 ч время сохранности информации в блоках 1-6 будет соответствовать времени максимальной наработки 10 ч (т,е. ресурсу работы накопительного элемента) при количестве циклов перезаписи информации, не превышающем заданное в ТУ на накопительный элемент.Технико-экономическое преимущество предлагаемого устройства заклю" чается ь его более высокой надежности по сравнению с известным,3037343 Составитель Т,ЗайцеТехред А,Бабинец Редак Безвершенк КорректорО,ТигорЮ одписное Филиал ППП "Патент", г. Ужгород, ул. Проектная Заказ 6020/55 Тираж ВНИИПИ Государстве по делам иэобрет 113035, Москва, 1-35, 94ного комитета СССРний и открытийРаушская наб., д.