Запоминающее устройство

СОКИ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 11 С 11/О ОПИСА К АВТОРСН У ч с х ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОЧНРЫТИЙ ИЕ ИЗОБ ОМУ СВИДТЕЛЬСТ(71 ) Минский радиотехнический институт(56 ) 1. Авторское свидетельство СССР Р 746741, кл. 6 11 С 11/00, 1978.2. Авторское свидетельство СССР по заявке СССР 9 3248689/24 кл. 0 11 С 11/00, 1981 (прототип). ( 54 )(57 ); ЗАПОМИИАОЮЕЕ УС 1 РОЯС 180, . содержащее,накопитель; первая группа входов которого является адресными входами первой группы устройства, входы второй группы накопителя соединены с выходами первой группы блока элементов И и со входами первой группы блока усилителей считывания,.входы второй группы которого соединены с выходами вто-. рой группы блока элементов И и с выходами накопителя, выходы блока усилителей считывания соединены со входами элемента ИЛИ и входами первой группы блока мажоритарных элементов, входы второй группы которого являются адресными входами второй группы устройства, а выходы соединены со входами селектора, выходы которого соединены с первым входом первого коймутатора, второй вход которого соединен с выходом элемента ИЛИ, а выход является инФормационным выходом устройства, дешиФратор, первая группа входов которого является адрес 801029228 А ными входами третьей группы устрой ства, первый, второй н третий управляющие входы блока элементов И, являются первым, вторым, третьим упразлякацнми входами устройства, третий вход первого ковааутатора соединен е первым управляющим входом блока элементов И, о т л и ч аю щ е е с я тем, что, с целью повышения надежности устройства, .оно содержит блок Формирователей четности, второй коммутатор, элемент И, иизертор, блок адресных Формирователей, входы первой и второй -. групп которого соединены с выходами дешиФратора, входы второй группы которого соединены с выходамн второго коммутатора, управляющий вход которого соединен с первым управляющим входом блока адресных Формирователей н выходом инвертора, вход которого соединен с первым входом элемента И и является фФ четвертьва управляжщнм входом устройства, выход элемента И соединен с етвертым входом первого кеееутаора, а второй вход соединен с первхедом второго коммутатора и язляетея первым старшим адресным входом устройства, второй вход второго коммутатора является вторым старонм адресным входом устрой тва, второй вход блока адресных Фор.мирователей является пятым управ- ляющим входом устройства, входы блока Формирователей четности сое динены с входами второй группы устройства, а выходы соединены со в одаьа блока элементов И.Изобретение относится к вычислительной технике и может быть использовано при изготовлении большихинтегральных схем запоминающих устройств с произвольной выборкой иматричной организацией ЗУПВ).Известны ЗУПВ с матричной организацией, которые содержат матрицуэлементов памяти, схемы логики обра"ления и коррекции, дополнительныеэлементы памяти 13.Недостатком этих устройств является низкая надежность из-за коррекции только однократных ошибок вслове и необходимости введения дополнительных элементов памяти исложности схем коррекции,Наиболее близким к изобретениюпо технической сущности и схемному решению является запоминающееустройство, содержащее дешифраторадреса, блок считывания, шины управления и записи считывания, элементы И, ИЛИ, накопитель и позволяющее повысить надежность запоминающего устройства за.счет коррекции дефектов элементов памяти2 .Недостатком устройства являетсянизкая надежность устройства изза возможности возникновения оши бок в различных частях накопителя.Цель изобретения - повышение надежности устройства за счет обеспечения воэможности использованиязапоминающего устройства с дефектамив различных частях накопителя.1Поставленная цель достигаетсятем, что запоминающее устройство,содержащее накопитель, первая группавходов которого является адресными входами первой группы устройства, входы второй группы накопите"ля соединены с выходами первой груп-,пы блока элементов И и со входамипервой группы блока усилителей считывания, входы второй группы которого соединены с выходами второйгруппы блока элементов И и с выходами накопителя, выходы блокаусилителей считывания соединены ссо входами элемента ИЛИ и входамипервой группы блока мажоритарныхэлементов, входы, второй группыкоторого являются адресными входаьм второй группы устройства, а выходы соединены со входами селектора, выходы которого соединены спервым входом первого коюутатора,второй вход которого соединен свыходом элемента ИЛИ, а выход является информационным выходом устройства, дешифратор, первая группавходов, которого является адреснымивходами третьей группы устройства,первый,второй и третий управляющие входы блока элементов И являются первым, вторым, третьим управФляющим входом устройства, третийвход первого коммутатора соединен спервым управляющимвходом блокаэлементов И, дополнительно содержит блок Формирователей четностивторой коввутатор, элемент И, инвертор, блок адресных формирователей, входы первой и второй группкоторого соединены с выходами дешифратора, входы второй группы ко торого соединены с выходами второгокоммутатора, управляющий вход которого соединен с первым управляющим входом блока адресных Формирователей и выходом инвертора, вход 35 которого соединен,спервым входомэлемента И и является четвертым управляющим входом устройства, выходэлемента И соединен с четвертымвходом первого коммутатора, а второй вход соединен с первым входомвторого коммутатора и является первым старшим адресным входом устройства, второй вход второго сумматора является вторым старшим адресным входом устройства, второйвход блока адресных Формирователейявляется пятым управляющим входомустройства, входы блока формирователей четности соединены с входамивторой группы устройства, а выходы З 0,соединены со входами блока элементов И.На чертеже представлена Функциональная схема запоминающего устройства.Запоминающее устройство содержит накопитель 1, первая группа входов которого является адресными вхо"дами 2 устройства первой группы,входы второй группы накопителя 1 40 соединены с выходами первой группы блока элементов И 3 и со входамипервой группы блока усилителей считывания 4, входы второй группы которого соединены с выходами второйгруппы блока элементов И 3 и с выходами накопителя 1, выходы блока усилителей считывания 4 соединены совходами элемента ИЛИ 5 и входамипервой группы блока мажоритарныхэлементов 6, входы второй группыкоторого являются адресными входа-,ми второй группы 7 устройства, авыходы соединены со входами селектора 3, выходи которого соединены спервым входом первого коммутатора 9,втбрай вход которого соединен с выкодом элемента ИЛИ 5 и выход является информационным выходом устройства, дешифратор 10, первая группа входов которого является адресными входами третьей группы 11 уст. ройства, первый, второй и третий управляющие входы блока элементов И 3являются первым 12, вторым 13 и третьим 14 управляющим входами устройства, третий вход первого коммутатора 9 соединен с первым 12 управлг ощим входом блока элементов И 3, блок адресных формирователей 15, входы первой и второй групп которого соединены с выходами дешифратора 10, входы второй группы которого соединены с выходами второго коммутатора 16, управляющий вход которого соединен с первым управляющим входом блока адресных Формирователей 15 и выходом инвертора 16 17; вход которого соединен с первым входом элемента И 18 и является четвертым управляющим входом устройства, выход элемента И 18 соединен с четвертым входом первого 15 коммутатора 9, а второй вход соединен с первым входом второго коммутатора и является первым старшим адресным входом устройства, второй вход второго коммутатора 16 является вторым старшим адресным входом устройства, второй вход блока адресных формирователей 15 является пятым управляющим входом устройства, выходы блока формирователей четности 19 соединены с входами второй группы 7 устройства, а выходы соединены со входами блока .элементоэ И 3.Устройство работает следующим образом. 36В случае, когда накопитель полностью исправен иди исправны три его четверти, или половина его накопителя, то, работа происходит обычным образом.35В случае, когда в накопителе исправна только одна четверть, а в остальных трех нодматрицах имеется не более одного отказавшего элемента памяти из трех одновременно 4 О опрашиваемых элементов памяти для каждого слова, работа устройства происходит следующим образом.На пятый управляющий вход устройства подается единичный сигнал, на входы 7 - сигналы, которые указывают какая из подматриц исправна. Тогда в режиме записи информации при подаче сигналов на шинын Заказ 4 илиал ППП "Патент", г. Ужгород, ул. Проектная, 4 88/49 Тираж ВНИИПИ Государ по делам и 113035, Москва, 594твенногобретени-35, Ра Подпикомитета СССРи открйтийская наб., д.4/5