Ячейка памяти для буферного регистра

Оп ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветсникСоциапнстнчесникРеспублик и 928417(51)М. Кл,с присоединением заявки М 6 11 С 19/00Вкударстекннмй квентет СССР но делам нмбретеиий н открытий,66 (088.8) Опубликовано 15,05.82. Бюллетень М 18 Дата опубликования описания 15.05,82(54) ЯЧЕЙКА ПАМЯТИ ДЛЯ БУФЕРНОГО РЕГИСТРА Изобретение относится к вычислительнойтехнике и может быть использовано дляпостроения буферных запоминающих устройств.По основному авт. св. Н 799010 известна ячейка памяти для буферного регистра,содержащая основной и вспомогательный трехетабильнве триггеры, каждый из которыхвыполнен на трех элементах И - ИЛИ - НЕ идесять входных шин, соединенных со входами этих триггеров, причем выходы всехтрех элементов И-ИЛИ - НЕ основного триггера ячейки соединены со входами двухэлементов И - ИЛИ-НЕ ее вспомогательноготриггера, выходы которых соединены совходами двух элементов И - ИЛИ-НЕ основного триггера ячейки.В буферном регистреиз таких ячеек обесйечивается не толькосдвиг информации, но и ее.параллельное считывание 11,Однако, кроме указанных двух операций, никакие другие операции в этом буферном регистре не осуществляются, что ограничивает его область применения. 2Целью изобретения является расширениеобласти применения ячейки памяти для буферного регистра за счет обеспечения возможности осуществления одновременногореверсивного сдвига информации и парап.б лельного ее считывания,Поставленная цель достигается тем, чтов ячейку памяти для буферного регистравведены ВЯ-трщтер и дополнительные вход1 Оные шины, первая из которых соединенас третьим входом основного трехстабильноготриггера и с первым входом ВЯ.триггера,вторая дополнительная шина соединена стретьим входом вспомогательного трехстабильного триггера и с четвертым входом35основного трехстабильного триггера, третья,четвертая и пятая дополнительные входныешины соединены ссютветственно с четвертымвходом вспомогательного трехстабильноготриттера, второй вход ВВ-триггера соединенс шестой дополнительной входной шиной,третий вход Вв-триггера соединен с первымвыходом вспомогательного н со вторым итретьим выходами основного трехстабильно.го триггеров, первый выход ВЗ-трютера соединен с пятым входом основного трехстабильного триггера, четвертый вход ЙЯ-триггерасоединен со вторым и с третьим выходамивспомогательного трехстабильного триггера,На чертеже изображена функциональнаясхема предложенной ячейки памяти.Ячейка памяти содержит основной и вспомогательный трехстабильные триггеры 1 и 2,ВЯ-триггер 3, элементы И - ИЛИ - НЕ 4 - .11,на которых выполнены соответственно триггеры 1, 2 и 3, основные входные шины 1221 и дополнительные входные шины 22 - 27,При построении буферного регистра шины 12, 13, 14, 18, 24, 25, 26 и 27 -й ячейки памяти соединяются .соответственно свыходами элементов 5, 6, 4, 7, 10, 8; 9 и11 (-1)-й ячейки памяти, а шины 15, 16,17, 19, 20, 21, 22, 23. -й ячейки. памятис выходами элементов 5, 6, 4, 7, 8, 9, 10,11 (+1)-й ячейки памяти.Ячейка памяти работает следующим образом,Основной и вспомогательный триггеры 1 и2 имеют три устойчивых состояния (значения на выходах элементов И-ИЛИ - НЕ 4, 5,6 и 7, 8, 9 соответственно): 011 - информация в триггера отсутствует, 110- втриггере записана "1", 101 - в триггера записан "0".Пока в триггере 3 сохраняется состояние"10" в основном и вспомогательном тригге-рах 1 и 2 ячейки памяти сдвиг информа.ции происходит так же, как и в обычнойфячеике памяти буферного регистра, причемв основной триггер 1-й ячейки памяти ин.формация принимается из основного триггера ( - 1)-й ячейки памяти, а во вспомогательный триггер 2.-й ячейки информация.(+1)-Й ячейки памяти, При этом условиемзаписи (стирания) информации в основномтриггера 1-й ячейки памяти является отсутствие (наличие) информации в основномтриггера (+1)-й ячейки памяти и наличие(отсутствие) информации в основном триггере ( - 1).й ячейки памяти. Для вспомогательного триггера 2 условия обратны приведенным,Сдвиг информации в основном и вспомогательном триггерах ячеек памяти буферного регистра приводит к тому, что основные триггеры ячеек , (+1) оказываются за. полнены информацией, а во всех вспомогательных триггерах этих ячеек памяти инфор.мация отсутствует. По мере распространекия такого состояния от п.й ячейки памяти буферного регистра к его первой ячейке памяти дополнительные триггеры этих ячеек . 15 20 25 30 35 40 45 50 памяти переводятся в состояние "01". Ус.ловием перехода дополнительного триггера-й ячейки памяти в состояние "ОГ является наличие такого состояния в дополнительном триггере (+1)-й ячейки памяти,наличие информации в основном триггера-й ячейки памяти и отсутствие информациив основном тритгере ( - 1) й ячейки памятии вспомогательном триггере 2 -й ячейки.Состояние "01" триггера 3 -й ячейки блокФруст запись информации в ее основной триггер 1 из основного триггера ( - 1)-й ячейки.При этом, так же, как и в известном устройстве, в основном триггере -й ячейки памяти оказывается записан -й разряд сдвигаемого кода,После того, как в основных триггерахвсех ячеек памяти буферного регистра записана информация, а в их дополнительныхтриггерах установится состояние ."01" (приэтом во всех вспомогательных триггерахинформация отсутствует), происходит последо.вателькая, начиная с первой ячейки памяти,перепись информации из основных триггеровячеек памяти в их. вспомогательные триггеры. Условием записи информации во вспомо.гательный триггер 2-й ячейки из ее основного триггера 1 является отсутствие информации в основном триггере ( - 1)-й ячейкии наличие состояние "01" триггера ( - 1)-йячейки. После этого информация в основномтриггере ьй ячейки памяти стирается.По мере заполнения информацией вспомогательных триггеров ячеек памяти буферногорегистра их триггеры переходят в состояние"10". Условием перехода триггера ( - 1)-йячейки памяти в состояние "10" является нали- .чие состояние "10" триггера ( - 1)-й ячейкипамяти, наличие информации во вспомогательном триггере 2-й ячейки и отсутствие информации в ее основном триггере 1,После того, как во вспомогательный триггер и-й ячейки памяти буферного регистразаписана. информация из ее основного триг.гера, с выходов всех вспомогательных триггеров, так же, как и в известном устройстве,может быть параллельно считана информация.Как только триггер первой ячейки памятибуферного регистра окажется в состоянии 10,с выхода ее вспомогательного триттера можетбыль последовательно считана информация,ранее последовательно записанная в основныетриггеры ячеек памяти буферного регистра.При этом порядок следования разрядов номе.няется на обратный, т,е. если код был записан в буферный регистр, начиная с п-разряда,то считывание произойдет, начиная с первогоразряда, Одновременно с этим в буферныйрегистр может быть последовательно записанновый код.92847 15 г 2 аз 3249/65 Тираж 624Подписи НИИ 11 И атент", г. Ужгород, ул. Проектная, 4 илиал 5Формула изобретения Ячейка памяти для буферного регистра по авт, св, Я 799010, о т л и ч а ю щ а яс я тем, что, с целью расширения области применения ячейки памяти за счет возможнос-: ти осуществления одновременного реверсивного сдвига информации и параллельного ее считывания, внее введены В 8-триггер и до. полнительные входные шины, первая из которых соединена с третьим входом основного трехстабильного триггера и с первым входом В 8-триггера, вторая дополнительная шина соединена с входом вспомогательного трехстабильного триггера и с четвертым входом основного трехстабильного триггера, третья, четвертая и пятая дополнительные входные шины соединены соответственно с четвертым входом вспомогательного трех- стабильного трщтера, второй вход В 8-триггера соединен с шестой дополнительной входной шиной, третий вход В 8-трютера соединен с первым выходом вспомогательного и с вторым и третьим выходами основного трехстабильных триггеров, первый выходВ 8-триггера соединен с пятым входом основного трехстабильного тратера, четвертый 1 о вход В 8-трьптера соединен с вторым и стретьим выходами вспомогательного трехста.бнльного триггера. Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССР Кф 799010,кл. 6 11 С 19(00, 1981 (прототип).