Регистр

Оп ИСАНИЕИЗОВРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветснмхСоцналнстнчесннхРеспублик и 928418Гпоударстеенный комитет но делам изобретений н открытийГ ф .ь.ТВЛ 1,ХНМЪ,: 7) Заявитель Марийский политехнический институт им. М,РЕГИСТР Изобретение относится к цифровой вычислительной технике и может быть примененов измерительных и вычислительных приборах,Известен регистр, используемый в аналогоцифровых преобразователях АЦП) поразрядного уравновешивания 1.Однако в известном регистре велико время задержки между появлением сигнала саналоговой схемы сравнения и цифровымсигналом с выхода развертывающего регистра, что накладывает ограничения на быстродействие АЦП. Кроме того, такие схемы развертывающих регистров характеризуются слож.постыл управления ими и повышенными,требованиями к временному расположению управляющих импульсов 1,Наиболее близким к предлагаемому потехнической сущности является регистр, содержащий ячейки памяти, каждая из которых выполнена на двух триггерах и элементеИ - НЕ 21Однако затраты оборудования на одинразряд такой схемы велики, Повышениебыстродействия и надежности достигается введением дополнительного триггера, Аппаратурные затраты составляют более двух корпусов микросхем 133.й серии. Для управления такой схемой требуется две серии синхроимпульсов. Способ формирования такой серии управляющих синхроимпульсов,предложенный в этом регистре, приводит кнеодновременности и неравномерности пере.ключений соседних разрядов и выбросам впереходном процессе на выходе цифро-аналогового преобразователя, входящего в составАЦП поразрядного уравновешивания,Целью изобретения является упрощение регистра и повышение его быстродействия,Поставленная цель достигается тем, что в регистре, содержащем ячейки, каждая из которых состоит из основного и вспомогательного триггеров и элементы И - НЕ, ВЗ- триггеров, шину сброса и шину тактовых импульсов, первые входы основных тригге ров ячеек памяти соединены с информационным входом регистра, а вторые входы основных триггеров и первые входы вспомогательных триггеров ячеек памяти соедипены с шиной сброса, вторые входы вспомогательных триггеров ячеек памяти соединены с шиной тактовых импульсов, выход основного триггера каждой ячейки памяти сое.динен с первым входом элемента И - НЕ данной ячейки памяти, третий вход основного.триггера каждой ячейки памяти соединен спервым выходом вспомогательного триггераданной ячейки памяти и с третьим входомвспомогательного триггера последующейячейки памяти, второй выход вспомогатель.ного триггера каждой ячейки памяти подключен ко второму входу элемента И - НЕ последующей ячейки памяти, кроме первой,третий вход вспомогательного триггера первой ячейки памяти соединен с первым выходом ВЗ-триггера, второй выход которогосоединен со вторым входом элемента И - НЕпервой ячейки памяти, второй выход вспо.могательного триггера первой ячейки памятисоединен со вторым входом элемента И - НЕпоследующей ячейки памяти и с первым входом ВЗ-триггера, второй вход которого подключен к шине сброса, выходы элементовИ - НЕ ячеек памяти являются выходами регистра.На чертеже изображена функциональнаясхема предложенного регистра,Регистр содержит ВЗ-триггер 1, ячейкипамяти 2, 3 и 4 (на чертеже показаны только три ячейки памяти), состоящие иэ вспомогательных триггеров 5 - 7, основных триг-геров 8 - 10 и элементов И - НЕ 11 - 13,шину сбюса 14 и шину тактовых импульсов 15.Регистр функционирует следующим образом,Сигналом "Установка исходного состояния"все триггеры 8 - 10 приводятся в состояниелогической "1", а триггеры 5 - 7 - в состояние логического "0". Поэтому на выходахэлементов И - НЕ 12 и 13, кроме элементаИ - НЕ 11, устанавливается значение "0", ана выходе элемента. 11 - значение "1", таккак на один из ее входов поступает сигнал"О с выхода ВЯ-триггера 1 . С поступле.пнем на шину 15 синхроимпульсы происходит перепись логической "1" из триггера 1в триггер 5, который сбрасывает триггер 1в состояние "0". Инверсный выход ВЗ.триг-гера 1 открывает элемент 11. Переход с логического "0" на логическую "1 триггера5 вызывает запись информации со входа регистра в регистр 8. Записанный сигнал винверсном виде поступает на выход регистрачерез элемент И - НЕ 11, Переход с "0" на"1" триггера 5 вызывает также появление"Г на выходе следующего разряда регистра,так как инверсный выход триггера 5 закры.вает элемент И - НЕ 12, Состояние триггера7 не изменяется. С поступлением следующего 928418 4синхроимпульса логическая "Г иэ триггера 5переписывается в триттер 6, а сам триггер5 устанавливается в состояние "0", открывая своим инверсным выходом элемент И - НЕ12, Одновременно с этим сигнал со входа регистра записывается в триггер 9 и проинвертированный элементом 12, поступает на выходрегистра. Последующие ячейки памяти регистра работают аналогично.0 Применение регистра дает положительный,технико-экономический эффект, так как позво.ляет сократить аппаратурные затраты до1,25 корпуса микросхем 133.й серии на 1разряд регистра и обеспечить максимальное1 ч его быстродействие.1Формула изобретенияРегистр, содержащий ячейки памяти, каждая из которых состоит из основного ивспомогательного. триггеров и элемента И - НЕ,э 6 ЙЗ-триггер, шину сброса и шину, тактовыхимпульсов, о т л и ч а ю щ и й с я тем,что, с целью упрощения регистра, в нем первые входы основных триггеров ячеек памятисоединены с информационным входом регист 2 З ра, а вторые входы основных триггеров ипервые входы вспомогательных триггеровячеек памяти соединены с шиной сброса, вторые входы вспомогательных триггеров ячеекпамяти соединены с шиной тактовых импульс сов, выход основного триггера каждой ячейки памяти соединен с первым входом элеЬмента И - НЕ данной ячейки памяти, третийвход основного триггера каждой ячейки па.мяти соединен с первым выходом вспомо.гательного тирггера данной ячейки памяти ис третьим входом вспомогательного триггерапоследующей ячейки памяти, второй выходвспомогательного триггера каждой ячейкипамяти подключен ко второму входу элемента И - НЕ последующей ячейки памяти,кроме первой, третий вход вспомогательноготриггера первой ячейки памяти соединен спервым выходом ВЯ-триггера, второй выход которого соединен со вторым входомэлемента И - НЕ первой ячейки памяти, вто.4рои выход вспомогательного триггера первой ячейки памяти соединен со вторым входом элемента И - НЕ последующей ячейкипамяти и с первым входом ВЯ-триггера,второй вход которого подключен к шине сбро 5 б са, выходы элементов И - НЕ ячеек памятиявляются выходами регистра.Источники информации,принятые во внимание при экспертизе1. Справочник по интегральным микросхемам, Под ред, Б. В, Тарабрина, М.,"Энергия", 1980, с. 281.2. Авторское свидетельство СССР Н 443483,кл. Н 03 К 13/17, 1974 (прототип),928418 Составител Техред Ж,Воронинелевич тор В. Бутяг едактор О. Персиянце Заказ 324 илиал ППП "Патент", г. Ужгород, ул. Проектная б 5 Тираж 624 Подписн ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж - 35, Раушская наб., д. 4/5