Преобразователь двоичного кода в двоично-десятичный код

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советскик Социалистических Республик(23) Приоритет Опубликовано 3006.8 О, Бюллетень Йф 24 Государственный комитет СССР по делам изобретений и открытийДата опубликования описания 3006.80(54 ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ КОД20 30 Изобретение относится к области автоматики и вычислительной техники и может быть использовано для преобразования инФормации при вводе и выводе из ЭЦВМ.Известен преобразователь двоичного кода в двоично-десятичный код, содержащий каскады регистров, управляющие триггеры и вентили. Сущность работы этого преобразователя состоит в том, что исходный код поступает последовательно, начиная со старших разрядов. Содержимое в отдельных тетра- радах сдвигается влево или вправо в зависимости от наличия или отсутствия переноса из ближайшей тетрады. Направ- ление сдвига тетрады единиц зависит от значения очередного двоичного разряда 1. Недостатком преобразователя является невысокое быстродействие, которое может быть оценено неравенством25 где 1 р - время преобразования;и - разрядность преобразуемогокода;Т - период следования такто-вых импульсов,Наиболее близким по технической сущности к предложенному является преобразователь двоичного кода в двоично-десятичный код, содержащий дешиФратор, двоично-десятичный накапливающий сумматор, входы которого соединены с выходами дешиФратора, блок управления, выходы которого соединены с управляющим входом двоично-десятичного йакапливающего сумматора и входом дешиФратра 12.Кроме того, известноеустройство ,содержит коммутатор и элементы ИЛИ.Сущность работы известного преобразователя состоит в том, что последовательный двоичный код поступает на дешиФратор, на выходе которого вырабатывается двоично-десятичный эквивалент двоичного кода. Далее двоично-десятичный эквивалент разряда подекадно суммируется с содержи" мым двоично-десятичного сумматора.Недостатком такого преобразователя является низкое быстродействие .Цель изобретения - повышение быстродействия.Поставленная цель достигается тем, что в преобразователь двоичного кода в двоично-десятичный код, содержащийдешифратор, двоична-десятичный накапливающий сумматорр входы которогосоединены с выходамн дешифратора,блок управления, выходы которого" соединены с управляющим входомдвоична-десятичного накапливающего сумматора и входом дешифратора, введени-разрядный сдвигающий регистр, выходы которого соединены со входами дешифратора, а управляющие входы соединены с выходами сброса и сдвига блокауправления, причем выход младшего 1 Оразряда и-разрядного сдвигаюшего регистра соединен со входом младшегоразряда двоична-десятичного накапливающего сумматора, выходы которогоявляются выходами устройства. . 15На Фиг. 1 представлена схема преобразователя; на Фиг. 2 - структурная схема блока управлений,.сумматор 3, выходы 4 и 5 сброса и- сдвига (соответственно), вход б младшего разряда двоична-десятичногонакапливающего сумматора, управляющие входы 7,.блок 8 управления, шину 9 суммирования, шины 10 и 11 начала и конца преобразования (соответственно).Структурная схема блока управления (фиг. 2) состоит из схемы 12Формирования тактовых импульсов,двоичного счетчика 13 на щ состояний (щ - число необходимых для поеобразования сдвигов), схемы 14 син"хронизации запуска преобразователя, З 5схемы 15 совпадения, шины 16 разрешения сдвига, схемы 17 Формирования.Конец преобразования, шийы 18тактовых импульсов, гечератора 19 тактовых импульсов. 40ПреобразоватеЛь работает следующим образом.По сигналу Чачало преобразования (шина 10) схема 14 синхронизации запуска преобразователя вырабатывает на шине 4 сброса импульс, который осушествляет установку в 01сумматора 3, запись преобразуемогокода в регистр 1, сброс счетчика 13и установку на входах 7 нулевогокода. В соответствии с содержимымстаршей тетрады регистра 1 и кодомна входах 7 дешифратор 2 Формируетдвоична-десятичный эквивалент преобразуемой тетрады. Далее на шине 9схема 12 формирования тактовых им.пульсов формирует импульс суммирования, который осуществляет занесениедвоична-десятичного эквивалента всумматор 3. Затем на выходе 5 вырабатывается импульс сдвига, которыйобеспечивает сдвиг содержимого регистра 1 на четыре разряда влево, причем содержимое счетчика 13 и соответственно код на входах 7 унеличивается на единицу. Далее формируется двоична-десятичный эквивалент очередной тетрады и описанный процесс повторяется. Содержимое младшего разряда регистра 1 подается на сумматор 3 н стирается первым импульсом сдвига.Преобразование заканчивается, когда на входах 7 формируется код, равный в. С появлением этого кода схема 15 совйадения формиоует на шине 16 сигнал, запрещающий даль-, нейшие сдвиги в регистре 1. Подача тактовых импульсов сдвига и тактовых импульсов суммирования прекращается, Схема 17 формирует на шине 11 сигнал Конец преобразования.Таким образом, предлагаемое устройство обладает более высоким быстродействием. Для преобразования 16-тиразрядного двоичного када предложенным устройством необходимо 4 х 2 = 8 тактов (сдвнг и суммирование на каждую тетраду преобразуемого када), в то время, как в известном устройстве необходимо затратить как минимум 45 тактов, так как сложение двоична-десятичных эквивалентов происходит подекадно для каждого разряда двоичного кода. Формула изобретения.Преобразователь двоиччого кода вдвоична-десятичный код, содержащийдешифратор, дноично-десятичный накап линающий сумматор, входы которогосоединены с выходами дешифратора,блок управления, выходы которогосоединены с управляющим входом двоична-десятичного накапливающего сумматора и входом дешифратора, о т л ич а ю щ и й с я тем, что, с цельюповышения быстродействия, он содержити-разрядный сдвйгающий регистр, выходы которого соедичены со входамидешифратора, а управляющие входысоединены с выходами сброса и сдвигаблока управления, причем выход младшего разряда и-разрядного сдвигающего регистра соединен со входом младшего разряда двоична-десятичного накапливаюшего сумматора, выходы которого являю ся выходами устройства.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 291196, кл. С 06 Р 5/02, 1969,2, Авторское свидетельство СССР9 503234, кл. С 06 Г 5/02, 1974/5 иал ППП ф Патент , г,ужгород, ул. Проектная,4 НИИи35,Тираж Госуд делам осква,751оственногэобретениЖ, Рауш Подпкомитета Си открытийкая наб.,