Процессорный модуль
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 700863
Авторы: Винников, Кафтанников, Никитин
Текст
(22) За я влено 04.05.78 (21) 2609936/18-24 с присоединением заявки РЙ -(23) Приоритет но дедам изобретений и открытий(72) Авторы изобретения Б. В, Винников, И. Л. Кафтанников и Г. А. Никитин Челябинский политехнический институт имени Ленинского комсомола(54) ПРОЦЕССОРНЫЙ МОДУЛЬ Изобретение относится к вычислительной технике и может быть использовано при построении ассоциативных процессоров.Известен процессорный модуль, содержащий триггеры, элементы И, ИЛИ 1) . Недостатком5 его является низкое быстродействие. Наиболее близкое к изобретению техничес.кое решение - процессорный модуль, содержащий две группы ячеек памяти, входы разреше.10 ния записи которых соединены с выходом первого элемента И, входы разрешения считывания ячеек памяти соединены с выходом второго элемента И, первые входы первого и второго элементов И являются первым и вторым вхо.дами модуля, а вторые входы соединены с первым прямым выходом сумматора, второй прямой и инверсный выходы которого соединены с входами триггера, выходы которого подклю.чены к первому и второму входам сумматора, третий и четвертый входьг которого подключены к выходам ячеек памяти соответственно пер вой и второй групп. Модуль содержит кроме того ячейки памяти записи результата г 21,Недостаток модуля состоит в низком быстродействии.Цель изобретения - повышение быстродействия модуля.Цель достигается тем. что предлагаемый модуль содержит третий элемент И, первый вход которого является третьим входом модуля, второй вход соединен с первым инверсным выходом сумматора, а выход подключен к входу разрешения записи инверсного кода каждой ячейки памяти.На чертеже показан предлагаемый модуль.Модуль содержит ячейки 1 памяти, элементы И 2, сумматор 3, триггер 4.Модуль работает следующим образом.В первую и вторую группы ячеек памяти записываются соответственно первый и второй операнды. При выполнении команды опрос - запись и подаче на входы опроса разрядов операндов, а на входы записи сигнала Вь = 1, на прямом выходе сумматора формируется сигнал, равный результату суммирования разрядов и содержимого триггера, а на выходе третьего элемента И появляется его инверсия.3 700863 Единичный сигнал на прямом выходе сумматора позволяет записать единичный результатсуммирования, а сигнал на инверсном выходе нулевой результатсуммирования.Таким образом, результат одноразрядной операции может быть записан без предварительной обработки, а следовательно, быстродействие предлагаемого модуля выше известных. Формула изобретенияПроцессорный модуль, содержащий две группы ячеек памяти, входы разрешения записи . которых соединены с выходом первого элемен.5 та И, входы разрешения считывания ячеек памяти первой и второй групп соединены с выходом второго элемента И, первые входы первого и второго элементов И являются соответственно первым и вторым входами модуля, а вторые 2 о входы соединены с первым прямым выходом 4сумматора, второй прямой и инверсный выходыкоторого соединены с входами триггера, выходыкоторого подключены к первому и второмувходам сумматора, третий и четвертый входыкоторого подключены к выходам ячеек памятисоответственно первой и второй групп, о т л ич а ю щ и й с я тем, что, с целью повышениябыстродействия, он содержит третий элемент И,первый вход которого является третьим входоммодуля, второй вход соединен с первым инвер.сным выходом сумматора, а выход подключенк входу разрешения записи инверсного кодакаждой ячейки памяти.Истощщки информации,принятые во внимание при экспертизе1, Авторское свидетельство СССР Ю 479114,кл. 6 Об Е 7/38, 1972,2, Медведев И, Л., Прантишвнли И. В Чудин А. А, Многопроцессорные вычислительныесистемы с перестраиваемой структурой, М. ИЛУ,1975, с. 42, 43 (прототип).
СмотретьЗаявка
2609936, 04.05.1978
ЧЕЛЯБИНСКИЙ ПОЛИТЕХНИЧЕСКИЙ ИНСТИТУТ ИМ. ЛЕНИНСКОГО КОМСОМОЛА
ВИННИКОВ БОРИС ВАСИЛЬЕВИЧ, КАФТАННИКОВ ИГОРЬ ЛЕОПОЛЬДОВИЧ, НИКИТИН ГЕННАДИЙ АЛЕКСАНДРОВИЧ
МПК / Метки
МПК: G06F 7/00
Метки: модуль, процессорный
Опубликовано: 30.11.1979
Код ссылки
<a href="https://patents.su/3-700863-processornyjj-modul.html" target="_blank" rel="follow" title="База патентов СССР">Процессорный модуль</a>
Параллельный сумматор
Номер патента: 1018114
Опубликовано: 15.05.1983
Авторы: Балюк, Дядюра, Зорин, Каневский, Лозинский, Пененко
МПК: G06F 7/50
Метки: параллельный, сумматор
...всех (2 М)-го элементов И соединены с выходом элемента ИЛИ 4, первый вход которого соединен с шиной 5 множителя, а второй вход соединен с шиной 6 режима работы. Выход 1-го элемента И 3 (1 .= М,М+12 М) подключен через во (1-М ) элементов 7 задержки к первому входу 8 1-ой суммирукщей ячейки 9, а выход -ого элемента 3 ( 1,2, ,М) подключен к первому входу 8 .-ой суммирующей ячейки 9. Третий 65 вход 10 каждой 1 с-той (М = 1,22 М) суммирущией ячейки 9 соединенс третьим выходом 11 (Е)-ой суммирующей ячейки 9, причем третий вход10 первой суммирующей ячейки 9 соединен с дополнительной шиной 12 запре,та формирования сумки, а третий вход10 1-ой суммирующей ячейки 9 соединен с шиной 13 запрета формирования;суммирующей ячейки. 9 соединен...
Троичный сумматор на нараметронах
Номер патента: 219894
Опубликовано: 01.01.1968
МПК: G06F 7/49
Метки: нараметронах, сумматор, троичный
...6 складывается с опорным сигналом а, образуя сигнал с, который, проходя через ослабитель 57, преобразуется в сиг 1нал - с, а последнии не в состоянии запустить2следующие по схеме параметрические элементы 24 и 25. Сигнал Ь на выходе параметрического элемента 7 складывается с опорным сигналом с, образуя сигнал Ь+с, который, проходя через ослабитель 58 и инвертор 48,1 1 -преобразуется в сигнал - Ь+ с, а последний2 2не в состоянии запустить следующий по схеме параметрический элемент 28. Сигнал Ь на вьтходе параметрического элемента 31 складыва 1ется с опорным сигналом - а, образуя сигнал21Ь+ - а, который не в состоянии запустить еле.г,5 115 20 25 30 35 40 45 50 55 60 65 дующий по схеме параметрический элемент 30, Сигнал а на выходе...
Устройство для контроля записи и считывания информации
Номер патента: 1095241
Опубликовано: 30.05.1984
Автор: Горшков
МПК: G11C 29/00
Метки: записи, информации, считывания
...и информационными выходами ко10 15 20 25 30 35 40 50 45 55 торого являются соответственно другие входы регистра прямого кода и выходы элементов ИЛИ группы, а контрольными выходами - выходы контрольного регистра, введены регистр обратного хода и блок анализа кратности ошибок, одни из входов которого подключены соответственно к выходам регистра прямого кода и к выходам регистра обратного кода, одни из входов которого соединены с другими входами регистра прямого кода, а другие входы -с инверсными выходами информационного регистра и первыми входами элементов И второй группы, выходы которых подключены ко вторым входам элементов ИЛИ группы, первый и второй выходы блока анализа кратности ошибок соединены соответственно со вторыми входами...
Запоминающее устройство с обнаружением ошибок
Номер патента: 1137541
Опубликовано: 30.01.1985
Авторы: Бобырь, Вайткус, Рябуха
МПК: G11C 29/00
Метки: запоминающее, обнаружением, ошибок
...сигнал соответствует режиму записи,а единичный - режиму считьвания информации с накопителя .При записикаждого слова в накопитель 1 выполняются проверка работоспособности ячейки накопителя 1и запись в нее информации; формирование результирующего бита четностиадреса и записьваемого слова и запись его в счетчик 32; коррекция конечного адреса записьваемого массива информации; формирование очередного адреса записи и обнуления регистра 4,Так как в режиме записи на входе 42 действует нулевой сигнал, то триггеры 27 и 28 не изменяют своего исходного состояния, В этом случае элемент И 16 и элементы И 26 группы по одному, входу открыты, так как на инверсном выходе триггера 28 - единичный сигнал, При проверке работоспособности ячейки нако-...
Устройство кодирования информации для памяти с записью неполными словами
Номер патента: 1267485
Опубликовано: 30.10.1986
Автор: Пастухов
МПК: G11C 29/00
Метки: записью, информации, кодирования, неполными, памяти, словами
...проверочнойматрицы влияет на ту часть структуры,куда не входят сумматоры 11 и 12,При этом для различных переменных гхарактерны три возможных схемных решения, Для примера проверочной матрицы (фиг, 2) переменные г г гпервой группы выходов 1 образуются сучастием соответствующих трех сумматоров 14 без использования управления переменной ц., так как для любыхЭбайтов Б (неполных слов) соответствующие части проверочной матрицыстрок П П, П, одинаковы (учетвлияния особенностей столбца х, представлен на фиг, 1 пунктирной линиейи будет рассмотрен ниже),Второе схемное решение относитсяк формированию второй группы выхо- .дов 2 (г , г, г , г,), где используется один общий сумматор 15 с участием или без управляющей переменнойц;. Здесь двоичный адрес...
Предыдущий патент: Адаптивный пороговый модуль
Следующий патент: Многофункциональный модуль
Случайный патент: Устройство для удержания пяточной части обуви в безопасном лыжном креплении