Устройство кодирования информации для памяти с записью неполными словами

(51) 4 т в Ловы йств я, М. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙОПИСАНИЕ ИЗО АВТОРСКОМУ СВИ ЕТЕЛЬСТВ(56) Электроника, 1982, 11 й 18,с, 37-40,Хетагуров Я.А., Руднев Ю,Пшение надежности цифровых устметодами избыточного кодироваЭнергия, 1974, с. 35, 51-53,(54)(57) УСТРОЙСТВО КОДИРОВАНИЯ,ИНФОРМАЦИИ ДЛЯ ПАМЯТИ С ЗАПИСЪЮ НЕ-ПОЛНЫМИ СЛОВАМИ, содержащее группысумматоровэлемент ИЛИ и группыэлементов И, о т л и ч а ю щ е е с ятем, что, с целью повьппения быстродействия и упрощения устройства,первые входы элементов И первой ивторой групп являются управляющимивходами устройства, первые и вторыевходы сумматоров первой группы являются информационными входами соответственно первой и второй групп ИЯ,"1 ф; устроиства, первые входы сумматоро второй группы являются информационными входами третьей группы устройства, входы сумматоров третьей, четвертой и пятой групп подключены к соответствующим выходам сумматоров первой группы, выходы сумматоров третьей группы подключены к вторым входам соответствующих сумматоров вто-. рой группы, выходы сумматоров четвертой группы подключены к вторым входам соответствующих сумматоров второй группы и к вторым входам элементов И первой группы, выходы которых подключены к вторым входам : соответствующих сумматоров второй группы, выходы сумматоров пятой группы подключены к вторым входам элементов И второй группы, выходы В которых подключены к входам элемента ИЛИ, выход элемента ИЛИ подключен к Е второму входу соответствующего сумматора второй группы, выходы сумматоров второй группы являются выходами устройства.1267485 где 30 40 х х,50 г, = О+ о" х;, 1 1Изобретение относится к вычислительной технике и,может быть использовано в устройствах памяти с исправлением ошибок, в которых информацияпоступает неполным словом а из блока памяти считывается большим форматом (полным словом),Цель изобретения состоит в повышении быстродействия и упрощении устройства,На фиг, 1 изображена схема предложенного устройства кодированиядля корректирующего кода Хэмминга с64 информационными и 8 контрольными1разрядами при длине неполного слова,равной 8 разрядам; на фиг. 2 - примерпроверочной матрицы корректирующегокода Хэмминга; на фиг, 3 - схемапредлагаемого устройства для корректирующего кода Хэмминга с 64 информационными и 8 контрольными разрядами при длине неполного слова, равной1 разряду; на фиг, 4 - пример использования предлагаемого устройства всоставе запоминающего устройства.Устройство содержит группы выходов1, 2 и 3, группы входов 4, 5 и 6,входы 7 элементов И, группу элементов И 8, управляющие входы 9, сумматор 10, группы сумматоров 11 и 12,входы 13 групп сумматоров и группасумматоров 14, сумматор 15, группусумматоров 16, элемент ИЛИ 17, элемент И 18, элемент ИЛИ 19, сумматор20 и вход 21 элемента И 18.Запоминающее устройство содержитблок 22 памяти, блок 23 контроля,входной 24 и выходной 25 коммутаторы,блок 26 исправления ошибок с информационными 27 и контрольными 28 выходами, информационные 29 и контрольные 30 выходы блока 22, управляющие 31 и информационные 32 входыустройства, выходы 33 устройства.В известном устройстве кодирования на каждом 1-м выходе реализуетсяс помощью многовходового сумматорапо модулю два значение контрольногоразряда г, как результат суммирования по модулю два группы информационных разрядов х. полного слова ввиде где- знак суммирования по модулюдва;д- коэффициенты 1 (О), определяемые пересечением. х-го 1столбца, соответствующего-му разряду кода (кромег, ), и 1-й строки проверочной матрицы кода,Для проверочной матрицы кода Хэмминга с 64 информационными разрядамии 8 контрольными разрядами гь(фиг. 2) каждый сумматор по модулюдва, реализующий функцию (1) извест 10 ного устройства, содержит не менее32 входов; количество сумматоров равно 8, причем каждый сумматор имеетбольшую глубину логики, что приводитк большой задержке при кодировании.В предложенном устройстве (фиг, 1).на каждом 3-м выходе реализуетсяфункция (2), в которой число ненулевых значений коэффициента о,., можетбыть существенно меньше, чем число20 1 ненулевых значений коэффициентовс( функции (1), т,е, меньше, чем32, Это приводит к упрощению устройства и уменьшению задержки при формировании значений контрольных разрядов г,переменная выходов 1, 2, 3 устройства, определяющая значение 1-го контрольного разряда для записи в память; переменная входов 4 устройства, определяющая значение 1-го контрольного разряда считанного полного слова; коэффициенты а, соответствующие .-м информационным разрядам (столбцам проверочной матрицы кода), которые входят в неполное слово;переменная входов 5 устройства, определяющая значение х-го информационного разряда записываемого неполного слова;переменная входов 6 устрой- ства, определяющая значение д -го информационного разряда считанного неполного слона;переменная входов 7 схем совпадения, соединенных с управляющими входами 9 устройства непосредственно или через дополнительную промежуточную схему (на фиг, 1 через сумматор 10 по модулю два), На входы 9 поступает двоичный адрес неполного, слова, определяющийего место в составе полного слова,В случае, если некоторые переменные г, не зависят от адреса неполного слова, в функции (2) соответствующие значения ц предполагаются равными единице,На фиг. 1 в местах перечеркнутыхсвязей приведены цифры, указывающиеколичество проводов в связях, чтопозволяет оценить количество входови выходов связанных между собой элементов устройства,Особенности реализации устройствазависят от вида функции (2) и проверочной матрицы используемого корректирующего кода, Вид проверочнойматрицы влияет на ту часть структуры,куда не входят сумматоры 11 и 12,При этом для различных переменных гхарактерны три возможных схемных решения, Для примера проверочной матрицы (фиг, 2) переменные г г гпервой группы выходов 1 образуются сучастием соответствующих трех сумматоров 14 без использования управления переменной ц., так как для любыхЭбайтов Б (неполных слов) соответствующие части проверочной матрицыстрок П П, П, одинаковы (учетвлияния особенностей столбца х, представлен на фиг, 1 пунктирной линиейи будет рассмотрен ниже),Второе схемное решение относитсяк формированию второй группы выхо- .дов 2 (г , г, г , г,), где используется один общий сумматор 15 с участием или без управляющей переменнойц;. Здесь двоичный адрес байта Б;в полном слове, поступающий с управляющих входов 9 устройства, совпадаетс соответствующими двоичными кодовыми наборами столбцов проверочнойматрицы, ограниченных строками ПП, П и одинаковых для всех разрядов байта Б; .Третье схемное решение относитсяк формированию одного выхода 3 (г )на основе нескольких сумматоров 16,причем один сумматор 16 работает дляодной группы байтов Б. у Бз 1 Б 5 т Бьуу которых число единиц двоичногокода адреса байта четное, а другой -для группы Б Б Б, Б у которыхчисло единиц двоичного кода адресабайта нечетное.Подсчет единиц, двоичного кодаадреса может быть реализован, напри 1267485 4мер, на трехвходовом сумматоре 10 спрямым и инверсным выходами, которыеуправляют соответствующими схемамисовпадения 8 в случае свертки помодулю два соответствующих разрядовдля строки П проверочной матрицы.Разряд х, приводит к незначительному усложнению реализации проверочной матрицы для байта Б, . Например, вводятся дополнительные элементы совпадения 18 и объединения 19,связи и входы для сумматоров 14, 16,20, которые показаны на фиг, 1 и 3пунктиром, При этом разряд х проходит на выход элемента 18 под управлением признака байта Б, по входу 21,В этом случае значение разряда х,"подмешивается" в сумму ЕО+ в функции (2), Возможно также, что несущественна и иная реализация, когдазначение выхода элемента 18 предварительно подмешивается" суммированием по модулю два к соответствующимпеременным (г; ) в функции (2), преждечем их значения поступят на входы 13,соответствующие выходам г г, ггь на фиг. 1 (проверкам П Пз Пь,П 1 для столбца х, на фиг, 2)Отличительные особенности, связанные с построением трех типов схемных решений для формирования трехсоответствующих групп выходов 1, 2, 3,рассмотренные на примере фиг. 1,характерны и для другой длины неполного слова, При этом количество выходов устройства может перераспределяться между соответствующими группами выходов 1, 2, 3 в вырожденномслучае отдельные группы могут отсутствовать. Например, при длине неполного слова, равной одному разряду,получаем схему, изображаемую нафиг, 3с основной группой выходовтипа 2 (фиг. 1), Причем в этой схемесумматор 15, соответствующий этойгруппе, отсутствует, Устройство можетбыть построено не только на элементах И, ИЛИ, но и на элементах типаИ-НЕ, ИЛИ-НЕ (серия 133).Устройство (фиг. 1) работает следующим образом,При поступЛении считанного и записываемого неполного слова на входы6 и 5 устройства происходит их сравнение сумматорами 13, далее 8-разряд 55 ный результат сравнения свертываетсяпо модулю 2 сумматорами 14-16, причем три сумматора 14 свертывают8-разрядный результат сравнения по5 1267485 аправилам проверки П П П сум- сумматора 16, в формировании гматор 15 свертывает все восемь раз- в соответствии со строкой П в , суммарядов, входящих в проверки П , П, тором 20 и в формировании г ,в соотП .и П. Один из сумматоров 16 свер- вествии со строкой П - через элетывает четыре разряда из восьми, мент 19,причем на выходе соответствующего Устройство, изображенное на фиг. 4,элемента Я формируется результат работает следующим образом,свертки для первой группы байтов Б В режиме Считывание" полное словоБ, Б, Б проверки П. Второй сум- данных иэ информационных и контрольматор 16 свертывает другие четыре 1 п ных разрядов поступает из ячейки паразряда, причем на выходе другого мяти блока 22 с выходов 29 и 30 всоответствующего элемента 8 форми- блок 26, затем исправленные значенияруется результат свертки для второй информационных разрядов поступают сгруппы байтов Б Б, Б, Б проверки выходов 27 в коммутатор 25, которыйП. На входы 7 поступают сигналы 1 Формирует по управляющему сигналу науправления от сумматора 10 как ре-своем входе 31 соответствующее счиэультаты свертки по модулю два зна- танное неполное слово.чений разрядов адреса байта в слове, В режиме "Запись" производитсяпоступающих на входы 9, В результате предварительное считывание слова изпод действием управляющих сигналов щ блока 22 аналогично режиму "Считывавходов 9 и значений контрольных раз- ние". При этом считанное неполноерядов г; входов 4 сумматоры 12 фор- слово поступает на вход блока 23, Номируют на выходах 1, 2, 3 соответ- вое неполное слово поступает с входаствующие значения контрольных раэ- . 32 на вход блока 23. Кроме того,рядов г 2 контрольные разряды старого словаВ случае наличия информационного поступают с выходов 28 на вход бло- разряда Х, в соответствии с видом ка 23, формирующего под управлениемсоответствующего столбца проверочной сигнала на входах 3 1 .новые контрольматрицы на схему 18 (вход 21) посту- ные разряды в соответствии с функципает признак байта Б., а на другой щ ей (2) или (4), которые вместе свход элемента 18 - значение разря- новыми информационными разрядами выда Х В результате участие разряда хода коммутатора 24 записываются вХ в формировании г, в соответствии блок 22, При этом коммутатор 24 подсо строкой П, осуществляется по действием управляющего сигнала сдополнительному входу сумматора 14,входов 31 может формировать новоев формировании г в соответствии со полное или неполное слово, необхострокой П - по дополнительному входу димое для записи в память.6гг гз ао 1 О 1 1 00 0 О О 0 О 10 111 000 111 о100 07 1 1 0 о 777 000 О 1 100 01 Раг.1 57 10 о 01 1 1 баО 7 1 1 1 1 11 1 аа а О О 1 1 0 0 О1267485 Составитель С. Шустенко Техред Н.Глущенко дактор иткн рректор Е,н Заказ 5784/ 543 одписно ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий035, Москва, Ж, Раушская наб., д. 4(5 роектная, 4 роизводственно-полиграфическое предприятие, г. Ужгород.