Постоянное запоминающее устройство с самоконтролем

(22) Заявлено 03.02.75 (2 101569/2 с присоедине23) Приорите43) Опублик ием заявкитвано 08.08 судврственныи иомитеоввтв Министров СССпо делам изобретенийи открытий 77.Бюллетень М 53) 681.32 (088.8) 45) Дата опубликования описания,29.08.77ПОМИНАЮЩЕЕ УСТРОЙСТВООКОНТРОЛЕМ к Изобретение относится к запоминающим устройствам.Известны постоянные запоминающие устройства ) Ч,121, например устройство, содержащее дешифратор адреса, выходы которого подключены с помощью элементов св зи к группам выходных шин, соединенным с шифратором 11Недостатками этого устройства являются низкая надежность и боль шие аппаратурные затраты. 1 ОНаиболее близким техническим .решением к предложенному является постоянное запоминающее устройство с самоконтролем 21, содержащее дешифратор адреса, выходы которого подключены к накопителю, состояще му изтп запоминающих блоков и Т 0 шифра-. торов, выходы которых соединены со входами Ъ разрядного регистра числа, а вхо ды -с выходами соответствующих запомни щих блоков, и элементы "И". 2В этом устройстве запись информации ведется, геометрическими кодами, причем один запоминающий элемент хранит не один разряд кодовой комбинации, а всю кодовую комбинацию или ее часть (число разрядов одовой комбина шифратора). В с ка в накопителе тройной и т. д. 5 тора, которая не вероятностью "1 исправляться. Этции зависитвязи с.эти может приошибке на . будет обни, следов о снижает от разрядности м одиночная ошибести к двойной, ыходах шифраруживаться с ательно, не будет надежность усг ойства,Цель надежно ройства,изобретения являети постоянного запо выш ение ающего усъИоставленная цель достигается тем, что5 устройство содержите/тп сумматоров по модулю два и 1 п блоков контроля, входы которых подключены к выходам соответствующих запоминаю:чих блоков, а выходы каю- одним входам элементов "И", другие входы0 которых соединены с выходами сумматоровпо модулто два. Выходы элементов "И" подключены к счетным входам тт - разрядногорегистра числа, входы сумматоров по модулю два соединены с соответствующими вье-,25 ходами шифраторов,О П И С А Н И Е (11) 568081ИЗОБРЕТЕНИЯНа чертеже дана блок-схема предложенного постоянного запоминающего устройствас самоконтролем например, п2),Устройство содержит дешифратор адреса 1,накопитель 2, состоящий из запоминающихблоков Э и 4 и шифраторов 5 и 6, блокиконтроля 7 и 8, и - разрядный регистрчисла 9, сумматоры 10 и 11 по модулюдва, элементы "И" 1215,Выходы дешифратора адреса 1 подклю 1 Очены к накопителю 2, выходы запоминающихблоков 3, 4 - к входам шифраторов 5, 6 иблоков контроля 7, 8, Выходы шифраторов 5,6 подключены к входам регистра числа 9и сумматоров по модулю два 10, 11. Вы 15ходы блоков контроля 7, 8 подключищ Кодним входам элементов И" 12-18, дрэаевходы которых соединены с выходами сумматоров по модулю два 10, 11, Выходыэлементов "Иф 12 15 подключены к счетнымфвходам регистра числа 9,Постоянное запоминающее устройство приотсутствии ошибки работает следующим образом, На вход дешифратора адреса 1 поо .тупает код адреса, который возбуждаетодин из выходов аешифратора адреса, азатем - один иэ выходов запоминающих блоков 3, 4 накопителя 2. На выходах шифраторов 5, 6 образуются двоичные кодовыекомбинации, которые записываются в регисчъре числа 9. На выходах блоков 7, 8 и сумма .торов по модулю два 10, 11 нет сигнала,так как в устройстве нет ошибки.При наличии одиночной ошибки заломе.нвющее устройство работает следующим об35разом. Пусть ошибка произошла в запоминающем блоке 3. Тогда блок контроля 7 вью дает сигнал ошибки. Одновременно выдает сигнал ошибки, например, сумматор по модулю два 10. Открывается элемент фИф 13 и соответствующий разряд регистра чис ла 9 исправляется.Формула изобретенияПостоянное запоминающее устройствос самоконтролем, содержащее дешифраторадреса, выходы которого подключены к накопителю, состоящему иэ Ф запоминающихблоков и 7 т 1 шифраторов, выходы которыхсоединены со входами И - разрядного регистра числа, а входы - с выходами соответствующих запоминающих блоков, и элементы "И", о т л и ч а ю щ е е с я тем,что, с целью повышения надежности устройсява, оно содержите/щ сумматоров по моду-,лю два и Фл блоков контроля, входы которыхподключены к выходам соответствующихзапоминающих блоков, а выходы к однимвходам элементов "И", другие входы которых соединены с выходами сумматоровпо модулю два, выходы элементов "И подключены к счетным входам Ф 1 - разрядногорегистра числа, входы сумматоров по мо-дулю два соединены с соответствующимивыходами шифраторов.Источники информации, принятые во внимание при экспертизе:Х-. Патент США М 3 653 004, кл, 340173, 1972.2. "Известия ВУЗов СССР. Приборостроение, т. 14 % 6, 1971, стр. 73-79 (прстотип),з 2808/37 ШАТИИ ПИ 729 Подписноекомитета Совета Министризобретений и открытий35 Раушская наб., д. 4/ Тираж сударственно по дела 5, Москва, Ж СССР 1130 филиал ПГ 1 Г Патент", г. Ужгород, ул. Проект Составитель В. РудаковРедактор Т. Орловская Техред ,А, Богдан Корректор А, Жолтан