Устройство для вычисления модуля комплексного числа

/552 11 1 С ПИСАНИЕ ИЗОБРЕТЕНА ВТОРСКОМУ СВИДЕТЕЛЬСТВУ ые регистры, пепорядка квадратблок 4 памяти ргумента, второ ка квадрата арг 6 памяти мантие итатель ый комму 10, тресдвигател амяти нта пер утато ервый к 14 ло ар ои та рации возведения ения квадратного на блоках памяти действительной числа осущестнием чисел в ф кой. 1 ил. ОСУДАРСТНЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(56) Авторское свидетельство СССР В 546890, кл. С 06 Р 15/34, 1977,Авторское свидетельство СССР В 1070544, кл. С 06 Г 7/49, 1984. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ МОДУЛЯ КОМПЛЕКСНОГО ЧИСЛА(57) Изобретение относится к области вычислительной техники и может быть применено в специализированных вычислителях в системах цифровой обработки. сигналов, Целью изобретения является повышение точности за счет использования операций с плавающей точкой. Устройство содержит первый 1 и второй 2 входн вый блок 3 памяти аргумента, первый мантиссы квадрата блок 5 памяти поря мента, второй блок сы квадрата аргуме 7, схему 8 сравнен татор 9, второй ко тий коммутатор 11, 12, сумматор 13, б квадратного корня сдвигатель 15, Опе в квадрат и извлеч корня реализуются обработка мнимой и частей комплексног вляется с представ мате с плавающей тИзобретение относится к вычислительной технике и может быть использовано в специализированных устройствах цифровой обработки сигналов.Целью изобретения является повышение точности за счет использованияопераций с плавающей точкой,На чертеже представлена Функциональная схема предлагаемого устройства.ЮУстройство для вычисления модулякомплексного числа содержит первыйи второй 2 входные регистры первыйблок 3 памяти порядка квадрата аргумента, первый блок 4 памяти мантиссыквадрата аргумента, второй блок 5памяти порядка квадрата аргумента,второй блок б памяти мантиссы квадрата аргумента вычитатель 7, схему8 сравнения, первый коммутатор 9,второй коммутатор 10, третий коммутатор 11, первый сдвигатель 12, сумматор 13, блок 14 памяти квадратногокорня аргумента, второй сдвигатель15. Работа устройства основываетсяна использовании операций с плавающей запятой.Устройство работает следующим образом.а ЗОВо входные регистры 1 и 2 принимаются разрядные коды абсолютныхзначений действительной и мнимойчастей комплексного числа, Содержимое регистров поступает на входы бло- Зков вычисления мантиссы и порядкаквадрата числа, представляющих собойблоки 3 - 6 памяти с записью необходимых функций, Значения порядковквадрата числа поступают на схему 8сравнения и вычитатель 7, которыеформируют управляющие сигналы длядальнейших операций. Управляющийсигнал с выхода схемы 8 сравненияпоступает на управляющие входы коммутаторов 9 - 11. При этом первыйкоммутатор 9 пропускает на вход сумматора 13 мантиссу числа о наибольшим порядком, а коммутатор 10 пропускает на вход сумматора через первыйсдвигатель 12 мантиссу с наименьшимпорядком. Первый сдвигатель 12 осуществляет сдвиг мантиссы наименьшегочисла на величину модуля разностипорядков и тем самым приводит мантиссу второго числа с наименьшим порядком к порядку второго числа, Послевыполнения операции суммирования результат с выхода сумматора 13 поступает на вход блока вьчи. аппп квнд ратного корня, представляющего собц блок 14 памяти с записью функций квадратного корня. Результат вычис - ления на выходе блока 14 памяти является мантиссой модуля комплексного числа. Порядок модуля комплексного числа определяется третьим коммутатором 11, который пропускает на выход наибольшее из двух входных чисел со сдвигом на один разряд вправо, что соответствует делению порядка числа на два, Второй сдвигатель 15 осуществляет сдвиг мантиссы модуля комплексного числа влево на величину полученного на. выходе третьего коммутатора 11 порядка, что приводит при использовании фиксированных разрядов на выходе второго сдвигателя 15 к преобразованию выходного результата в Формат с фиксированной запятой.Ф о р м у л а и з о б р е т е н и яУстройство для вычисления модуля комплексного числа, содержащее два входных регистра, два коммутатора, схему сравнения и сумматор, причем информационные входы первого и второго входных регистров соединены с входами соответственно действительной и мнимой части комплексного числа устройства, выход признака "первый аргумент больше второго" схемы сравнения соединен с управляющими входами первого и второго коммутаторов выход первого коммутатора соединен с входом первого слагаемого сумматора, отличающееся тем., что, с целью повышения точности за счет использования операций с плавающей точкой, в него дополнительо введены два блока памяти мантиссы вадрата аргумента, два блока памяти порядка квадрата аргумента, вычитатель, третий коммутатор, два сдвигателя и блок памяти квадратного корня аргумента, причем выход первого входного регистра, соединен с адресными входами первых блоков памяти мантиссы квадрата аргумента и порядка квадрата аргумента, выход второго входного регистра соединен с адресными входами вторых блоков памяти мантиссы квадрата аргумента и порядка квадрата аргумента, выход первого блока памяти порядка квадрата аргумента соединен с первым информационным вхоСоставитель С.КуликовРедактор И,Шулла Техред Л.Сердюкова Корректор Л.Пилипенко Заказ б 18/55 Тираж 673 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4 дом третьего коммутатора, с входомуменьшаемого вычитателя и с входомпервого аргумента схемы сравнения,выход второго блока памяти порядкаквадрата аргумента соединен с вторыминформационным входом третьего коммутаторЫ, с входом вычитаемого вычитателя и с входом второго аргументасхемы сравнения, выход первого блокапамяти мантиссы квадрата аргументасоединен с первыми информационнымивходами первого и второго коммутаторов, вторые информационные входы первого и второго коммутаторов соединены с выходом второго блока памятимантиссы квадрата аргумента, управляющие входы первого и второго коммутаторов соединены с управляющими входами третьего коммутатора, выходтретьего коммутатора соединен с сдвигом на один разряд в сторону младшихразрядов с входом задания величинысдвига второго сдвигателя, выход модуля результата вычитателя соединенс входом задания величины сдвига первого сдвигателя, информационный входи выход которого соединены соответ ственно с выходам второго коммутатора и с входом второго слагаемого сумматора, выход которого соединен садресным входом блока памяти квадратного корня аргумента, выход которо го соединен с информационным входомвторого сдвигателя, выход которогоявляется выходом результата устройст-ва.