Вычитающее устройство

ОПИСАНИЕ 408306ИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистицеских РеспубликЗависимое от авт. свидетельстваЗаявлено 15.71.1971 ( 1672611/18-24)с присоединением заявкиКл, С 06 Г 7/385 Государственный комит Совета Министров ССС во делам изобретенийи открытий риоритет ано 10.Х 11.1973. Бюллетень4 ДК 681,325:5(088.8) та опубликования описания 12.1 Ч.1974 Авторыизобретения И. Спиридонов, О. М. Дерфель, И. И. Бут и И. И. Корниенкоаявител ЕЕ УСТРОЙСТ ЫЧИ разно- едова- разря- после- послеИзобретение относится к вычистехнике, а именно к вычитающим усдля нахождения разности последодвоичных кодов.Известны устройства для получения сти двух чисел, представленных посл тельными кодами, начинал со старших дов. Они состоят из преобразователей довательных кодов в параллельные с дующим суммированием полученных чисел на параллельном сумматоре,Однако известные устройства характеризуются большим объемом оборудования и недостаточно широкими функциональными возможностями.Целью изобретения является сокращение объема оборудования и расширение функциональных возможностей устройства.Для этого первый вход устройства подключен к первому входу первой схемы И и к первому входу схемы равнозначности, а через инвертор - к первому входу второй схемы И и ко второму входу схемы равнозначности, другой вход устройства соединен со вторым входом второй схемы И и с третьим входом схемы равнозначности, а через инвертор со вторым входом первой схемы И и с четвертым входом схемы равнозначности, выход первой схемы И подключен к одному из входов первой схемы ИЛИ и к единичному входу первого триггера, нулевои выход которого подключен к третьему входу второй схемы И, выход которой соединен с другим входом первой схемы ИЛИ и с единичным входом второго триг гера, нулевой выход которого подключен ктретьему входу первой схемы И, выход первой схемы ИЛИ соединен с первыми входами каждой из Л схем И первой группы, выход схемы равнозначности подключен к первым 10 входам каждой из Ж схем И второй группы,единичные выходы первого и второго триггеров через вторую схему ИЛИ подключены к первому входу третьей схемы И, второй вход которой соединен с третьим входом устройст ва, выход третьей схемы И соединен с единичным входом третьего триггера, единичный выход которого подключен ко вторым входам каждой из Л схем И первой и второй групп и к первому входу четвертой схемы И, третьи 20 входы каждой из М схем И первой и второйгрупп соединены соответственно с У управляющими шинами устройства, второй вход четвертой схемы И соединен с (У+1)-ой управляющей шиной, выход первой схемы И 25 первой группы соединен с первым выходомустройства, а выходы остальных схем И первой группы соединены соответственно с первыми входами (У - 1) схем ИЛИ, вторые входы которых соединены с выходами соответствую щих схем И второй группы, а входы М-ой схе.3мы ИЛИ соединены с выходом У-ной схемы И второй группы и выходом четвертой схемы И.На чертеже приведена функциональная схема устройства.Вычитающее устройство содержит входы 1, инверторы 2, схему И 3 анализа единиц, схему И 4 анализа нулей, схему равнозначности 5, схему ИЛИ 6, триггер 7 запрета анализа нулей, триггер 8 запрета анализа единиц, схему ИЛИ 9, схему И 10 задержки, вход 11 тактового импульса, триггер 12, схему И 13 занесения дополнения, группу, состоящую из У схем И 14-1 - 14-У, формирующую разности по несовпадению, группу схем И 15-1 - 15-У, формирующую разности по равенству, входы тактовых импульсов 16-1 - 16=(К+1), группы схем ИЛИ 17-1 - 17-У, выходы устройства 18-1 - 18 = (У+1),Устройство работает следующим образом.В исходном состоянии триггеры 7, 8 установлены в нулевое состояние, на их нулевых выходах присутствует высокий потенциал, тем самым схемы И 3, 4 по запрещающему входу открыты. Триггер 12 также установлен в нулевое состояние, на его единичном выходе сигнал отсутствует и поэтому все схемы И 14, 15 закрыты.Числа А и В поступают на входы 1 последовательно старшими разрядами вперед. В случае равенства сравниваемых разрядов сигнал с выхода схемы равнозначности 5 через закрытые схемы И 15 не проходит на выходы 18-2 - 18-У. При появлении первого несовпадения в разрядах чисел сигнал с выхода схемы И 3 либо схемы И 4, которые вместе с инверторами 2 реализуют функции А,В; и А,В; соответственно, поступит на единичный вход триггера 7 либо триггера 8 и установит его в единичное состояние. Тем самым схема И 4 либо схема И 3 закроется по запрещающему, входу. Кроме того, сигнал с единичного выхода триггера 7 либо триггера 8 через схему ИЛИ 9 и схему И 10 по совпадению с тактовым импульсом, поступающим по входу 11, поступит на единичный вход триггера 12, который установится в единичное состояние и откроет по соответствующему входу схемы И 14 и 15. Тактовый импульс по входу 11 в каждом цикле обработки одной пары разрядов чисел подается с отставанием от тактовых импульсов, поступающих по входам 16-1 - 16-У. Этим исключается формирование ложного разряда разности при первом несовпадении,Допустим, что после первого, несовпадения незапрещенной осталась схема И 3, т. е, на триггере 7 сохраняется несовпадение А = 1, В = О, где й - номер несовпавшего разряда. Если в дальнейшем в с-ых разрядах чисел окажется несовпадение типа А = 1, В = О, то сигнал с выхода схемы И 3 через схему ИЛИ 6 и открытую тактовым импульсом по входу 5 10 15 20 25 30 35 40 45 50 55 бО б 5 416- схему И 14-с, а также через схему ИЛИ 17- - 1 поступит на выход 18-г - 1, Если в -ый разрядах чисел будет несовпадение типа А;=О, В;= 1, то ни на одном из выходов 18-1 - 18-У сигнала не будет, так как схема И 4 закрыта. При равенстве -ых разрядов чисел сигнал с выхода схемы равнозначности 5 через схему И 15-1 и схему ИЛИ 17- поступит на выход 18-. Если в триггерах запрета 7 или 8 хранится первое несовпадение, то после окончания анализа последних разрядов чисел в (и+1)-м цикле через схему И 13 и схему ИЛИ 17-У по совпадению с тактовым импульсом по входу 16-У+1 на выход 18=У+1 поступит единица младшего разряда разности. Таким образом, на выходах устройства 18-1 -- 18-У+1 в каждом цикле обработки разрядов чисел будет присутствовать код в виде всех нулей либо в виде всех нулей и единицы в одном из разрядов. Эти коды представляют собой приращения к разности и должны суммироваться с ранее накопленными разностями на каком-либо суммирующем устройстве, например двоичном счетчике. Предмет изобретения Вычитающее устройство, содержащее схемы И, ИЛИ, инверторы и триггеры, отличающееся тем, что, с целью сокращения объема оборудования и расширения функциональных возможностейпервый вход устройства подключен к первому входу первой схемы И и к первому входу схемы равнозначности, а через инвертор - к первому входу второй схемы И и ко второму входу схемы равнозначности другой вход устройства соединен со вторым входом второй схемы И и с третьим входов схемы равнозначности, а через инвертор - со вторым входом первой схемы И и с четвертым входом схемы равнозначности, выход первой схемы И подключен к одному из входов первой схемы ИЛИ и к единичному входу первого триггера, нулевой выход которого подключен к третьему входу второй схемы И, выход которой соединен с другим входом первой схемы ИЛИ и с единичным входом второго триггера, нулевой выход которого подключен к третьему входу первой схемы И, выход первой схемы ИЛИ соединен с первыми входами каждой из У схем И первой группы, выход схемы равнозначности подключен к первым входам каждой из У схем И второй группы, единичные выходы первого и второго триггеров через вторую схему ИЛИ подключены к первому входу третьей схемы И, второй вход которой соединен с третьим входом устройства, выход третьей схемы И соединен с единичным входом третьего триггера, единичный выход которого подключен ко вторым входам каждой из У схем И первой и второй групп и к первому входу четвертой схемы И, третьи входы каждой из У схем И первой и второй групп соединены ,соответстЗаказ 834/16 Изд.311 Тираж 647 Подписи ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий Москва, Ж, Раушская наб., д. 45пография, пр. Сапунов венно с М управляющими шинами устройства, второй вход четвертой схемы И соединен с (У+1)-ой управляющей шиной, выход первой схемы И ,первой группы соединен с первым выходом устройства, а выходы остальных схем И первой группы соединены соответствепно с первыми входами (Л - 1) схем ИЛИ, вторые входы которых соединены с выходами соответствующих схем И второй группы, а входы Х-ой схемы ИЛИ соединены с вы ходом Ж-ой схемы И второй группы и выходомчетвертой схемы И.