Запоминающее устройство

о; оювзя Е 37894 ЛИСА ЗОБ РЕТ АВТОРСКОМУ СВИ оаа Советских циалистически Н публии ЛЬСТ Зависимое от авт. свидетельстваЗаявлено 18,1,1971 ( 1627724/18-24)с присоединением заявкиПриоритетОпубликовано 18.1 Ч,1973, БюллетеньДата опубликования описания 2.Л.197 с 7,04 Комитет по делам ааоретений и открытий при Совете Министров СССРУДК 681.327,66 (088,8) вторызобретени Г. Мамджян зля ков явите ПОМИН ЕЕ УСТРОЙСТВО лаетн цифРпвОй ожет быть ис- запоминающих Изобретение относится к обвычислительной техники и мпользоваио при построенииустройств (ЗУ).Известны запоминающие устройства, содер- о жащие накопитель, соединенный с блоком управления по адресным и разрядным цепям, блоками считывания и блоком синхронизации, связанным с блоком управления по адресным и разрядным цепям. 10Однако такие устройства имеют небольшую надежность работы при изменении температуры внешней среды и при изменении значений напряжений и внутренних параметров ЗУ.В предлагаемом запоминающем устройстве 1 на ферритовых сердечниках в блок управления по адресным и разрядным цепям введен дополнительный адресно-разрядный канал, соединенный с адресными и разрядными цепями дополнительного разряда накопителя, 20 цепь считывания которого связана с усилителем считывания, соединенным выходом со входами Лl амплитудных дискриминаторов с различными уровнями порогов срабатывания, выходы которых подключены к единичным 25 входам Ж триггеров, нулевые входы которых и блокировочиые входы амплитудных дискриминаторов объединены и соединены с блоком синхронизации, причем единичные выходы триггеров связаны с цифроаналоговым пре 2образователем, выход которого ттодключеи 1 управляющим входам блоков считывания.На чертеже изображена блок-схема предлагаемого ЗУ,Оно состоит из накопителя 1, синхронизатора 2, блока 3 управления по адресным и разрядным цепям, блоков считывания 1, дополнительного разряда 5 в накопителе 1, одного дополнительного адресио-разрядного канала 6 в блоке 3 управления по адресным и разрядным цепям, усилителя считывания 7 с дополнительного разряда 5, Х амплитудных дискриминаторов 8, М триггеров 9, цифроаналогового преобразователя 10,На вход 11 синхронизатора поступает импульс обращения, а иа вход 12 - сигнал режима работы (запись или считывание), ца входы И и 14 блока управления поступают соответственно сигналы выбора адреса и информация, а с выходов 15 считанная информация поступает иа выход ЗУ.Схема работает следующим образом, Перед началом работы с синхронизатора 2 подается обращение к дополнительному ад. ресио-разрядному каналу 6 блока управления по адресным и разрядным цепям. Сигнал, считанный при этом с дополнительного адреса в дополнительном разряде 5, в котором постоянно записывается единица, подается иа вход усилителя считывания 7 (с постоянным30 коэффициентом усиления). Усиленный считанный сигнал поступает на У амплитудные дискриминаторы 8, которые производят квантование сигнала. Порог срабатывания первого дискриминатора 8 устанавливается равным минимально возможной амплитуде сигнала на выходе усилителя считывания 7 Епор = = Ести при наихудших сочетаниях внешних и внутренних допустимых условиях работы. Пороги срабатывания последующих дискриминаторов увеличиваются от Епор,: (Ест 1 п+ +Л) до Е,ор л = Еста+ (Л - 1) Л в последнем У-ом дискриминаторе 8. Здесь Л - шаг квантования. При этом максимальная величина порога, соответствующая Й-му дискриминатору, должна удовлетворять условию Епорж=Естах Л, Где Естах максимальная амплитуда сигнала на выходе усилителя считывания 7 при соответствующих сочетаниях допустимых внешних и внутренних условий работы, Шаг квантования определяется по формуле Выходы амплитудных дискриминаторов 8 заводятся на единичные входы У триггеров 9, фиксирующих амплитуду считанного сигнала в цифровой форме, Причем на триггерах 9 может быть записан М-значимый М-комбинационный код, количество единиц в котором однозначно определяют амплитуду считанного сигнала.Единичные выходы М триггеров подаются на цифро-аналоговый преобразователь 10, производящий обратное преобразование сигнала из цифровой формы в аналоговую. Следовательно, на выходе цифро-аналогового преобразователя 10 устанавливается постоянное напряжение, пропорциональное амплитуде считанного сигнала. Это напряжение поступает на блоки считывания 4 и задает либо коэффициент усиления, либо порог срабатывания амплитудных дискриминаторов в усилителях считывания блоков считывания. Таким образом, перед началом работы блоки считывания 4 настраиваются на прием сигналов, соответствующих внешним условиям, Затем производится обращение к рабочим адресам ЗУ, а работа амплитудных дискриминаторов 8 запрещается специальным сигналом с синхронизатора. По истечении времени, определяемого инерционностью изменений внешних условий Т, то есть времени, в тече 5 10 15 20 25 35 40 45 50 ние которого внешние условия можно счйтать постоянными, триггеры 9 обнуляются, сигнал запрета с дискриминаторов 8 снимается, позволяя тем самым произвести анализ считанного с дополнительного разряда сигнала, преобразовав его в цифровую форму, запомнить его в триггерах 9 и установить новое напряжение на выходе цифро-аналогового преобразователя 10, соответствующее измененным внешним условиям. Если время задержки установившегося напряжения на выходе цифро-аналогового преобразователя относительно импульса обращения меньше времени цикла ЗУ, то анализ считанной информации в блоках 7 - 10 можно производить при каждом рабочем обращении к ЗУ. Необходимая точность отслеживания напряжения на выходе аналого-цифрового преобразователя за амплитудой считанного сигнала, а следовательно, и за изменением внешних условий работы определяется числом уровней квантования Л, то есть количеством амплитудных дискриминаторов 8, триггеров 9 и входов цифро-аналогового преобразователя 10. Практически значения 0=3 - 5 дают уже существенное расширение области работоспособности ЗУ. Предмет изобретения Запоминающее устройство содержащее накопитель, соединенный с блоком управления по адресным и разрядным цепям, блоками считывания и блоком синхронизации, связанным с блоком управления по адресным и разрядным цепям, отличающееся тем, что, с целью повышения надежности работы устройства, в блок управления по адресным и разрядным цепям введен дополнительный адресно-разрядный канал, соединенный с адресными и разрядными цепями дополнительного разряда накопителя, цепь считывания которого связана с усилителем считывания, соединенным выходом со входами У амплитудных дискриминаторов с различными уровнями порогов срабатывания, выходы которых подключены к единичным входам У триггеров, нулевые входы которых и блокировочные входы амплитудных дискриминаторов объединены и соединены с блоком синхронизации, причем единичные выходы триггеров связаны с цифроаналоговым преобразователем, выход которого подключен к управляющим входам блоков считывания, 878947аказ 170411 Изд, Мо 449 Тираж 576 Подписное ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР Москва, Я, Раушская паб., д. 4/5 ипография, пр. Сапунова, 2