Устройство приоритетного подключения процессоров к общей магистрали

кОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 317064 Сова Советских Социалистических РеспубликЗависимое от авт. свидетельства М Заявлено 31.Х 11.1969 ( 1391438/18-24)с присоединением заявки ЪЪПриоритетОпубликовано 07.Х.1971, Бюллетень М 3Дата опубликования описания 22.Х 1.1971 ПК б 061 9/ Комитет по делам иаабретений и открытий при Совете Министров СССРвский, В. Н. Степан Заявите УСТРОЙСТВО ПРОЦЕС РИОРИТ РОВ К О НОГО ПОДКЛЮЧЕЩЕЙ МАГИСТРАЛИ Изобретение относится к области вычислительной техники.Известны схемы приоритетного подключения процессоров к общей магистрали с изменяемым приоритетом, выполненные на тригге рах, логических схемах и транзисторах.В известных устройствах для реализации изменяемого приоритета используются отдельные блоки приоритета с достаточно большим количеством оборудования. В таких устрой ствах с подключением процессов к нескольким модулям памяти через обцую магистраль, в случае обращения к модулю памяти, занятого обслуживанием предыдущего запроса, снижается скорость обслуживания. 15Описываемое устройство отличается от известных тем, что в нем входная шина опроса в каждом процессоре соединена со входом первой схемы И, другие входы которой соединены с нулевыми выходами триггера прио ритета и триггера запроса обрагцения, а выход которой соединен со входом первой схемы ИЛИ, вырабатывающей выходной импульс опроса, другой вход первой схемы ИЛИ соединен со входом второй схемы И, 25 входы которой соединены соответственно с шиной занятости памяти и с выходом триггера срочности, третий вход первой схемы ИЛИ соединен с выходом третьей схемы И, входы которой соединены с нулевым выходом ЗО триггера запроса обращения, единичным выходом триггера приоритета и выходом формирователя импульсов, вход которого соединен с эмиттером транзистора, подключенного своим входом к выходу второй схемы ИЛИ, вход которой через схему И подключен к входной шине опроса и единичному выходу триггера прцоритета, другой вход второй схемы ИЛИ связан с шиной гашения запросов, подключенной к нулевому входу триггера занятия магистрали, едининый выход которого соединен со входами схем 11, выходы которых соединены со входами транзисторов, эмиттеры которых соединены с общей магистралью обслуживания.Это позволяет сократить оборудование и увеличить быстродействие устройства.На фцг. 1 изображена блок-схема системы, состоящей из модулей оперативного запомц. нающего устройства (ОЗУ) 1 - 4 и процессоров 5 - 8.В процессоре с самым старшим приоритетом возбуждается шина опрос обращения, от которой устанавливаются в состояние 1 триггеры запроса обращения в тех процессорах, где есть запрос на связь с памятью, а также возбуждается сигнал опрос, который последовательно обегает все процессоры.Если нц в одном из процессоров иет запроса на связь с памятью, то сигнал опрос, 3170 о 4пройдя Все процессоры, Воздра 11.,астс 51 В про. цессор с самым старшим приоритетом. В этом процессоре вновь возб; гкдастсяопрос, и цикл повторяется, Как только опрос достигнет процессора, в котором сст. запрос на связь с память 1 о, дальнейшее распространение сигнала опрос запрещастся, а данный процессор возбуждает сигнал обращения к ОЗУ, номер ОЗУ и предлагаемую;пформацию.Если ОЗУ, которому адресовано это обращение, не занято внутренним циклом чтения или записи, то данный процессор вступает в сеанс связи с этим ОЗУ, и осуществляется передача информации. По окончании сеанса связи ОЗУ возбуждает сигнал ответ связи, по которому гасятся запросы до всех процессорах, а в приоритетном процессоре вновь возбуждается сигнал опрос обращения и опрос.Если ОЗУ, которому адресовано ооращенис, занято внутренним циклом чтения или записи от предыдущего запроса, то данный процессор, получив сигнал ответ занятости, либо формирует сигнал опрос, который продолжает распространяться далее к другим процессорам при отсутствии в нем запроса :1 а срочное обслуживание, либо сцепляется с магистралью и ждет освобождения ОЗУ для проведения сеанса связи при запросе на срочное обслуживание.На фиг, 2 изображена принципиальная схема устройства. Кагкдый процессор имеет программно управляемый триггер приоритета 9, триггер управления срочностью обслуживания 10, триггер запроса обращения 11, триггер занятия магистрали 12, формирователь импульсов опроса 13, логические элементы 14 - 36 и транзисторы 36 - 41. Кроме того, все процессоры и модули ОЗУ связаны мсгкд, собой общими шинами ответ связи, ответ занятости, обращения к ОЗУ, номера Вызываемого ОЗУ (ном. ОЗУ) и информационной магистралью (ИМ).Все процессоры ооъсдппяются общей пт 11 пой опрос обращения, а каждый процессор имеет входную и выходную шипы импульса опроса, которые объединяют все процессоры д замкнутое кольцо распространения импульсов опрос.Схема работает слсдующпм образом.В процессоре с самым старшим приоритетсм программно устанавливается в 1 трп гер приоритета 9, и схема И 16 сквозно:о распространения опроса за 1 шрается, Входной импульс опроса в этом процессоре через схемы И 19, ИЛИ 18 и транзпстор 36 поступает на общую шину опрос обращсзшя и через схему И 26 устанавливает д 1 триггеры запроса обращения 11 во дссх тех процессорах, где есть запрос ооращепич к пам 5(ти. Кроме того, во Всех процессорах возбуждаются формировател 11 импульсог, оп 1 оса 13, импульсы с которых поступа 10, 11 а схсмы И 16 и 30, которые не заперты только в процессорс с самым старшим приоритетом.В этом процессоре возбуждается схема И16, еслл е;о триггер запроса обрагцения 11находится в состоянии 0, и через схемуИЛИ 14 вырабатывастся выходной импульсопроса, который является входным импульсомопроса для следуюп;его процессора.=слп ь процессоре с самым старшим приоритетом триггер запроса обращения стоит в10 1, то импульс с выхода формирователя 13дозоуждает только схему И 30 и через схему ИЛИ 28 устанавливает триггер занятиямагистрали В 1. При этом через схемы И31 - 36 и транзисторы 37 41 возбуждаются15 шины обращения к памяти, номер ОЗУ и информационная магистраль,То ОЗУ, помер которого совпадает с номером да шипах, либо сцепляется с магистраль 10для проведения сеанса связи (если оно сво 20 бодно) и по окончании этого сеанса выдаетимпульс ответ связи, либо вырабатываетсигнал ответ занятости (если оно занятовнутренним циклом чтения или записи от предыдущего запроса).25 В случае появления сигнала ответ связив процессоре с самым старшим приоритетомгасится триггер занятия магистрали 12 и вовсех процессорах гасятся триггеры запросаооращепия П, а через схему ИЛИ 18 и30 транзистор 36 Возбуждается шина. опрос обрац 1 епия и формирователя импульсов опроса 13. Кроме того, через схему И 26 во всехпроцессорах, где есть запрос обращения к памяти, вновь установятся в 1 триггеры за 35 проса оора це:1 ия 11, Б процессоре с самым"таршпм прпорптстом через схемы И 16 иИЛИ 14 Возб ждается ВыхОдпой импульсопдоса, который посгупает 11 а следующий процессор.40 Если из ОЗУ пришел сип 1 ал ответ занятости, то оп через схему И 17 и ИЛИ 14дозбугкдасг выходи 10 шипу импульса Опроса1 з Т 01 сл;час, ода да:111 ыи прОцессор дал за.трос на оослугкивание, по еще не требуется15 срочное подкл 10 чеппе его к магистрали и он1,10 жет егце некоторое В 1 эез 1 я ждать (триггерсро ности 10 стоит в 0),Предмет изобретения50Устройство приоритетного подключения процессоров к общей магистралл, содержащее триггс 1 эы, логическ 1 ле схемы, формирОВатели импульсов и транзисторы, огличати,ееся тем, 55 что, с целью сокращения оборудования и увеличения быстродспствия, входная шина опроса д каждом процессоре соединена со входом перзой схемы И, другие входы которой сосдпс:и:1 с нулевыми выходами триггера прио 1111 тста и тгп 1 г:еРа запРоса обРа 1 цснпЯ, а выл;од соедипсп со:зходом первой схемы ИЛИ, дыраоа 1 ьпза:ощсй 1 з. Входпои импульс опроса, другой Вход первой схемы ИЛИ соединен со входом второй схемы И, входы которой б 5 соедш:ены соответственно с шиной занятостиди ояр Составитель Е. Иване едактор М. Аникеева Техред Т, Т, Ускова Корректор И. М. Шматов Заказ 3100/9 Изд.1307 Тираж 473 Подписно 1 НИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР Москва, Ж, Раушская наб д. 4/5ипография, пр. Сапунова памяти и с выходом триггера срочности, третий вход первой схемы ИЛИ соединен с выходом третьей схемы И, входы которой соединены с нулевым выходом триггера запроса обращения, единичным выходом триггера приоритета и выходом формирователя импульсов, вход когорого соединен с эмиттером транзистора, подключенного своим входом к выходу второй схемы ИЛИ, вход которой через схе.л И подключен к входной шине опроса и единичному выходу триггера приоритета, другой вход второй схемы ИЛИ. связан с шиной гашения запросов, подключенной к ну левому входу триггера занятия магистрали,единичный выход которого соединен со входами схем И, выходы которых соединены со входами транзисторов, эммитеры которых соединены с общей магистралью обслуживания.