Ассоциативный матричный процессор

А СООЗ СОБЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 4(5) С 06 Г 15 00 О ИЕ ИЗОБРЕТЕНИ АВТОРСКОМУ СВИДЕТЕЛЬСТВ пе от 2. Процессор йо п. 1, о т л и - ч а ю щ и й с я тем, что первый блок управления содержит генератор синхросигналов, регистр интерфейса, память управляющих команд, регистр управляющих команд, память микроко,манд, регистр микрокоманд, две груп пы элементов И и группу элементов .:ИЛИ, первые и вторые входы и выходы .которых соединены с выходами соответствующих элементов И первой и второй групп и входом памяти управОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫГЮ(71) Тбилисский научно-исследовательский институт приборостроения исредств автоматизации(56) 1, Авторское свидетельство СССРВ 479114, кл, 6 06 Р 15/00, 1974.2. Патент США В 3800289,кл. 340-172.5, опублик. 1974.3. Ассоциативный матричный процессор. ЗТАВАН. - "Зарубежная радиозлект"роника", 1977, Ф 1 (прототип 1(541(57) 1. АССОЦИАТИВНЫЙ МАТРИЧНЫЙПРОЦЕССОР, содержащий первую группуиз и запоминающих элементов, и опера"ционных блоков, и коммутаторов и первый блок управления, первый, второйи третий выходы и вход которого соединены соответственно с управляющимивходами коммутаторов, входами записизапоминающих элементов первой группы,управляющими входами операционныхблоков н управляющим входом процессора, причем первый вход- выход сдвигакаждого операционного блока подключенк вторым входам-выходам сдвига предшествующего операционного блока,первый информационный вход, первый,второй и третий выходы каждого опе-.рационного блока соединены соответственно с выходом соответствующего запоминающего элемента первой группы,первым и вторым информационнымн входами соответствующего коммутатора ивходом разрешения обращения соответствующего запоминающего элемента рвой группы, информационный вход к орого подключен к выходу соответствующего коммутатора, о т л и ч а ю -щ и й с я тем, что, с целью увеличения быстродействия, он содержитблок буферной памяти,. второй блок управления и вторую группу запоминающихэлементов, управляющие входы, информационные входы, входы разрешенияобращения и выходы которых соединенысоответственно с четвертым выходомпервого блока управления, выходамисоответствующих коммутаторов, третьими выходами и вторыми информационны"ми входами соответствующих операционных блоков, вход и выход второго .блока управления подключены соответственно к управляющему входу процессора и управляющему входу блока буферной памяти, первые входы-выходыкоторого соединены с информационнымвходом-выходом процессора, а вторыевходы-выходы подключены к третьиминформационным входам соответствующих коммутаторов и выходам соответствующих запоминающих элементовпервой группы.17 1164720 18ной команды либо над двумя разрядны"ми слайсами (столбцами) двух массивов данных, либо над одним разряднымслайсом одного массива данных. Спискуправляющих команд, поставленный емув соответствие набор микрокоманд,повторяется столько раз, сколько разрядных слайсон содержат обрабатываемые массивы данных (или массивовданных). 10Таким образом, после приема адреса-команды с регистра, 31 и записипервой. управляющей команды в регистр34 сигнал логической 1 считываетсяуже с второго выхода генератора 30и присутствует на этом выходе в течение всего времени обработки массива данных. Количество разрядов впервой группе выходов регистра 31,а значит и число групп логическихэлементов определяется объемом памяти 32.С третьего и четвертого ныходовгенератора 30 снимаются синхросигнвлы, по которым в регистры 34 и 35записываются информация, считываемаясоответственно с памяти 32 и памяти33. С пятого выхода генератора 30считываются сннхросигналы, которые,переходя через шину 13, обеспечиваютуправление работой триггеров блоков3(3, Шестым входом/выходомгенератор 30 через шину 15 соединенс генератором 40 блока 7. С помощьюэтой шины синхрониэируется работагенераторов 30 и 40 обоих блоков 6и 7 нв период обменных операций между блоком 5 и АЗРП.С четырех групп выходов регистра35 считыввютея кодовые комбинации,осуществляющие по шинам 10-13 управ 40ление работой соответствующих узловв процессоре,Блок 7 предназначен для управления 45 функционированием блока .5 и работа его происходит почти аналогично работе блока 6. Разница заключается только в том, что регистр 45 содержит шесть групп выходов, первая иэ которых предназначена для управления коммутаторами 2626 г, 27271, 1 вторая - для управления коммутатором 28, третья и четвертая - соответст венно для управления Регистрами 41 241, и 23423 пятая - длформирования адреса слайса в матрице 272711 блока 5, шестая подсоединена к входу дешифратора 49. В зависимости от кодовой комбинации, подаваемой на вход дешифраторв, в послед"нем выбирается определенная выходнаяшина, которая выбирает одну группу из 1 с ячеек 27127 в блоке 5.К нходам 14 и 1411 подключен также пятый выход генератора 40, от синхросигналов которого срабатывают регистры 23123 и 24 , ф 24 кПредлагаемый процессор довольно прост в изготовлении и имеет достаточно высокое быстродействие, Так, например,. в процессоре БТАВАИ, взятом в качестве базового объекта и выпускаемого -фирмой Соодуеаг Аегозрасе Согрогагоп (США), время обращения к матрице памяти складывается из вре-мени прохождения мультиплексоров,перестраиваемой сети и считыванияили записи информации н память. Впредлагаемом процессоре время обращения к памяти склащывается из времени прохождения коммутаторов.и времени записи или считывания информации из запоминающей матрицы. Повышениескорости обработки массивов дан.ных по сравнению с прототипом в предлагаемом процессоре обеспечиваетсятакже за счет наличия двух запоминающих матриц, позноляющих вести одновременное считывание двух операндов. Кроме того, обработка данных впредлагаемом процессоре ведется ноперационных блоках с повышеннымифункциональными возможностями, а нес помощью схемной логики, как в прототипе. Это также повышает быстродей"ствие процессора. Так, например,сложение двух разрядных слайсон впредлагаемом процессоре выполняетсяэа два такта, а н прототипе эа четыре, Таким образом, общая производительность достигает примерно 80 млнсложений в секунду в отличие от40 млн сложений в секунду для модели8-1000,прототипа. Наличие блока буферной памяти со своим блоком управления позволяет распараллелить работупроцессора, совместив во времени загрузку или разгрузку массивов данныхиз буфера с решением задачи и АЗРП,4720 116 ляющих команд, первый и второй выходы регистра интерфейса подключены соответственно к входу блока, первым входам элементов И первой группы и первому входу генератора синхросигналов, второй вход, первый, второй, третий, четвертый и пятый. выходы которого соединены соответственно с входом блока, вторыми входами элементов И первой группы, первыми входами элементов И второй группы, управляющим входом регистра управляющих команд, управляющим входом регистра микрокоманд и выходом блока, информационный вход, первый и второй выходы регистра управляющих команд подключены соответственно к выходу памяти управляющих команд, входу памяти микрокоманд и вторым входам элементов И второй группы, информационный вход и выходы регистра микрокоманд соединены соответст-; венно с выходом памяти микрокоманд и выходом блока. 3, Процессор по п. 2, . о т л ич а ю щ и й с я тем, что второй блок управления содержит дешифратор, вход которого подключен к выходу регистра микрокоманд, а выходы дешифратора соединены с выходом блока.4. Процессор по п. 1, о т л и - ч а ю щ и й с я тем, что операционный блок содержит сумматор, три триг-. гера, коммутатор, элемент И и элементИЛИ, первый и второй вход и выход которого соединены с выходом второготриггера, управляющим входом и третьим выходом блока, вход переноса,первый и второй информационный вход,управляющий вход, выход результатаи выход переноса сумматора подключе"ны соответственно к выходу первоготриггера, первому и второму информационным входам блока, управляющему,входу блока, первому входу элементаИ и информационному входу первоготриггера, синхровход и выход первого триггера соединены соответственнос управляющим входом и первым выходом блока, второй вход и выход элемента И подключены соответственно квыходу элемента ИЛИ и информационному входу второго триггера, управляющий вход которого соединен с управ,ляющим входом блока, управляющийвход, первый, второй и третий входы и выход коммутатора подключены соответственно к управляющему входу бло"ка, первому входу-выходу сдвига бло"ка, выходу элемента И, второму вхо-:ду-выходу сдвига блока и информационному входу. третьего триггера, управляющий вход которого соединен суправляющим входом блока, а выходэтого триггера подключен к второмувыходу и второму входу-.выходу сдвига блока.1Изобретение относится к вычислительной технике и может: быть ис,пользовано для параллельной обработки информации.Известен ассоциативный параллельный процессор, содержащий три матрицы ассоциативной памяти, построенные на специальных элементах АЗУ, местное устройство управлеиия, внеш.нее устройство управления и входные устройства с регистрами опроса, запи. си и считывания 11 .Однако подобные процессоры покане нашли практического применения из-за громоздкости алгоритмов обра" ботки данных, дороговизны специаль2ных элементов, большой потребляемоймощности 5 0 15 Наиболее близким к изобретению является ассоциативный матричный процессор, содержащий устройство управления, блок параллельного ввода-вывода, ассоциативный матричный модуль, содержащий матрицу памяти, обрабатывающие элементы на каждую строку памяти, перестановочную сеть, мультиплексор (блок коммутации). Матрица памяти связана с обрабатывающими элементами: через перестановочную сеть и мультиплексор. Обработка информации происходит в об" рабатывающих элементах путем после164720 4тов, управляющие входы, информационные входы, входы разрешения обращенияи выходы которых соединены соответст"венно с четвертым выходом первого.блока управления, выходами соответствующих коммутаторов, третьимивыходами и вторыми информационнымивходами соответствующих операционныхблоков, вяод и выход второго блока - 1 О управления подключены соответственно к управляющему входу процессораи управляющему входу блока буфернойпамяти. первые входы-выходы котором, го соединены с информационным входом.выходом процессора, а вторые входывыходы подключены к третьим информационным входам соответствующих коммч.татооов и выходам соответствующихзапоминающих элементов первой группы довательного вынесения раэряцного среза из матрицы памяти. Выборка раз рядного среза осуществляется с помощью .сложной перестановочной сети, составляющей 803 стоимости матрицы памяти 2 и 3 .Недостатком данного процессора яв ляется необходимость прохождения информации как в режиме записи ее в матрицу памяти, так и в режиме выбор ки через сложную перестановочную сеть, что приводит к значительному снижению быстродействия процессора, а также надежности процессора в цело так как перестановочная сеть состоит иэ большого количества элементов. Кроме того, в процессоре отсутствует параллелизм в подготовке и обработке массивов данных, так как блок параллельного ввода-вывода подготавливает 20 только восемь тридцатидвухразрядных слов, После передачи этих:слов в матрицу памяти можно подготовить следующие восемь слов, т.к. обменные операции в процессоре БТАВАН протекают д сравнительно медленно.Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, что в ассоциативный матричный ппо- ЗО цессор, содержащий первую группу из п запоминающих элементов, и операционных блоков, и коммутаторов и пер.-. вый блок управления, первый, второй и третий выходы и вход которого сое дннены соответственно с управляющими входами коммутаторов, входами записи запоминающих элементов первой группы, управляющими входами операционных бломов и управляющим входом процесс 0"40 ра, причем первый вход-выход сдвига каждого операционного блока подключен к вторым входам-выходам сдвига предшествующего операционного блока; первый информационный вход, первый, 45 второй и третий выходы каждого опера" ционного блока соединены соответственно с выходом соответствующего запоминающего элемента первой группы, первым и вторым информационными .вхо дами соответствующего коммутатора и входом разрешения обращения соответ.- ствующего запоминающего элемента первой группы, информационный вход которого подключен к выходу соответству ющего коммутатора, введены блок буферной памяти, второй блок управления и вторую группу запоминающих элеменПри этом первый блрк управления содержит генератор синхросигналов, регистр интерфейса, память управляющих команд, регистр управляющих команд, память микрокоманд, регистр микрокоманд, две группы элементов И и группу элементов ИЛИ, первые и вторые входы и выходы которых соединены с выходами соответствующих элементов И первой и второйгрупп и входом памяти управляющих команд, первый и второй выходы регистра интерфейса подключены соответственно к входу блока, первым входам элементов И первой группы и первому входу генератора синхросигналов, второй вход, первый, второй, третий, четвертый и пятый выходы которого соединены соответственно с входом блока вторыми входами элементов И первой группы, первыми входами элементов И второй группы, управляющим входом регистра управляющих команд, управляющим входом регистра микрокоманд и выходом блока, информационный вход, первый н второй выходы регистра управляющих команд подключены соответственно к выходу памяти управляющих команд, входу памяти микрокоманд и вторым входам элементов И второй группы, информационный вход и выходы регистра микрокоманд соединены соответственно с выходом памяти микрокоманд и выходом блока. Второй блок управления содержитдешифратор, вход которого подключенк выходу регистра микрокоманд, а вы1164720 Фиг, 8 - разбиение ячеек блока буфер Ф ной памяти на нечетные и четные группы с целью подключения их к регистрам сдвига.Процессор содержит (фиг. ) две идентичные запоминающие матрицы, со стоящие из и запоминающих элементовс произвольной выборкой 1 э 12, 1 я и 2 1, 2,2 я, операционные блоки ходы дешифратора соединены с выходомблока.Операционный блок содержит сумматор, три триггера, коммутатор, элемент И и элемент ИЛИ, первый и второй 5вход и выход которого соединены с выходом второго триггера, управляюшимвходом и третьим вьесодом блока входпереноса, первый и второй информационный вход, управляющий вход, выход Орезультата и вьщод переноса сумматора подключены соответственно к выходу первого триггера, первому и второму инфорьЬционным входам блока,управляющему входу блока, первому вхо ду элемента И и информационному входупервого триггера, синхровход и выходпервого триггера соединены соответственно с .управляющим входом и первымвыходом блока, второй блок и выход 20элемента И подключены соответственнок выходу элемента ИЛИ и информационному входу второго триггера, управляющий вход которого соединен с уп, равляющим входом блока, управляющий . 25вход, первый, второй и третий входыи выход коммутатора подключены соответственно к управляющему входу блока, первому входу-выходу сдвига бло-.ка,выходу элементаИ,второму входу-вы- Оходу сдвига блока,и информационномувходу третьего триггера, управляющийвход которого соединен с управляющимвходом блока,а выход этого триггера подключен к второму выходу и второму входувыходу сдвига блока,35 На фиг. 1 приведена структурная схема ассоциативного матричного процессора; на Фиг. 2 в . принципиальная схема операционного блока; на Фиг. 3 - структурная схема одного узла блока буферной памяти; на фиг. 4 - схема первого блока управления; на Фиг. 5 - то яе, второго блока упранления; на Фиг. 6 - схема связей восьми операционных блоков с , соответствующими коммутаторами; на фиг. 7 - таблица Функций, выполняемых сумматором операционного блока; на 31, 3 3, коммутаторы 4 , 44 П, блок буферной памяти 5 и два блока 6 и 7 управления. Входы 8, 88 О и выходы 9, 9. 91, процессора подключены к первым входам и выходам блока 5, вторые выходы которого соединены с нторыми входамя соотнетству.ющих коммутаторов 4 1, 44 я. Информационные входы одноименных элементов 11, 2, 1 и 2 1 в и 2 двухматриц объединены и подключены к выходам соотнетствующих коммутаторов 4, 4 4 . Выходы элементов 21,2 , ,2 л соединены с первымивходами соответствующих блоков 31,33, вторые нходы которыхобъединены с вторымивходами блока 5и подключены к входам соответстнующих элементов 1,21 я. Входыразрешения обращения одноименныхэлементов 1 и 2, 1 и 2,1 и2 я объединены и подсоединены к вторым выходам соответствующих блоков 31,3,3 первые выходы которыхподключены к первым входам соответствующих коммутаторов 4 1, 44 я.Третий выход блока 3 подключен ктретьему входу коммутатора 41, к четвертому входу коммутатора 4 г, пятомувходу коммутатора 4 и т.д Третийвход блока 32 подключен к третьемувходу коммутатора 4 , к четвертомувходу коммутатора 41, пятому входукоммутатора 4 и т.д Каждый блок 3,3 ,3, через первые вход и . выход сдвига подключен соответствен- . но к вторым выходу и входу сдвига предыдущего, блока 3, а первые вход и выхоД сдвига блока 3 соединены соответственно с вторыми выходом и входом сдвига. блока 3;,.Управляющие входы коммутаторов41,4 4 я элементов 1,1 ,.- ,12,22 и блоков 3 3 Эьсоответственно объединены и соединены управляющими шинами 0-13 с выходами блока 6. Управляющий вход блока5 соединен с выходом блока 7 управляющей шиной 14. Входы блоков 6 и 7подключены к управляющему входу 15процессора.Операционный блок (фиг. 2) содер"жит одноразрядный сумматор 16, логические элементы И 17 и ИЛИ 18,триггеры 19, 20 и 21 и коммутатор22, два информационных входа, выходпереноса, информационный и управляющий выходы, первые и вторые входы7 1164720 8и выходы сдвига и управляющий вход.ды коммутаторов 251,2525 и Первые два входа сумматора 6 сое,2626,1, соединены с последодинены синформационными входами вательными входами соответствующих,. блоками, первьпг выход сумматора 6 регистров 23,1,23,.,231, и 24, подключен к входу триггера 19, вы 24 24 . Управляющие входы комход которого соединен с выходом пе- мутаторов 261,26 26, 25, реноса блока 3 и третьим входом 2525 к и 28, регистров 23, сумматора 16. Второй выход суммато23, 24.1,2424ячера 16 соединен с вторым входом эле- ек 27,2727, соответствующими мента 1. Вход триггера 20 и второй О шинами 14-14 соединены с управляюХвход коммутатора 22 объединены и щей шиной 14 блока 5.подключены к выходу .элемента 17; Блок 6 управления (фиг. 4) состо Выход триггера 20 соединен с первым ит из узла 29 микропрограммного упвходдм элемента 18, выход которого яв- равления, генератора 30. синхросигна- ляется управляющим выходом блока. 3 и 5 лов и регистра 31 интерфейса, причем подключен к первому входу элемента 17, узел 29 содержит память 32 управляю- Первый и.третий входы коммутатора 22 щих команд, память 33 микрокоманд, являются соответственно первым и вто- регистр 34 управляющих команд, рерым входами сдвига блока 3. Выход ком- гистр 35 микрокоманд, группы логичесмутатора 22 соединен с входом тригге-. 20 ких элементов каждая из которых сора 21, выход которого является инфор- стоит из .двух элементов И 36 и 37,мационным выходом блока 3, а .также и одного элемента ИЛИ 38. При этомпервым и вторым выходами сдвига блока входы элементов ИЛИ 38 подключены к3, Управляющие входы сумматора 16, входам элементов И Эб и 37, а выхотриггеров 19, 20 и 21 коммутатора 22 25 дц к адресным входам памяти 32и второй вход элемента 8 подключены выход котоРой подклвчвв в ииррмасоответственно к выходам 13, 13, ционным входам регистра 34, Первая13, 13, 13, 13управляющей шины гРуппа выходов этого регистра под 13 блока 3. Блок 5 разбит на и/м иден- совдинена к адресным, входам памятитичных узлов, каждый из которых зО 33 а вторая - к первьи Входам эле(фиг. 3) содержит два блока регист- ментов 37 всех групп логических элеров 23, 23 , ,23 к и 241, 24 , ментов. Первые входы всех элементов24 сдвига, коммутаторы 2525. 36 подключены к первой группе вцхо 251 и 26,1,26261 ячейки дов Регистра 31, вторая группа вц 27 1,27 ;,27памяти, сгруппиоован- З ходов которого подключена к входу35ные определенным образом в четные и генеоатора 30. Пять выходов генеранечетные группы (фиг. 7), и выходной тора 30 подюпоченц соответственнокоммутатор 28. Параллельные входы к объединенным вторим входам элеменрегистров 231,2323, 24,24 тов 36, к объединенщи вторьи входам24 к объединены и подключены к,одномуэлементов 37, к управляющею входамиз входов 8 процессора, а параллель- регистра 34 и регистра 35, а такженые выходы этих регистров соединены с к выходной управляющей вине 3. Шескоммутатором 29. Выход коммутатора 28 той выход генератора .30 подключен кявляется одним из выходов 9 процессо- , управляющему входу 15 процессора.ра. Последовательные выходы регистров 5 Б лок 7 (фиг. 5) состоит нз узла23(,2323 г, подсоединены к вторщмвходам яч 27 27 ф27 фф9 микропрограммного управления,27 27 юь к юф генератора 40 синхросигналов и реги 2 ., 27 271 (1 нечетных групп, а стра 41 интерфейса, причем узел 30последовательные выходы регистров24. 2424 по2424 С подсоединены к вто 0 манд паь 43 микоокомак э 44 управляющих команд, регистр 4527, 27 (,127,четных групп.Первые входй ячеек 27,1,27,,271,-в (юф емикрокоманд, группы логических элементов, каждая из которых состоит иэ27 являются вторыми входами блока 5,ю двух элементов И 46 и 47 и одногоа их выходы являются вторыми выхода- элемента ИЛИ 48, а также дешиф атоми блока 5 и,подключены к входам 49. При этом входы элементов ИЛИ 48соответствующих коммутаторов 25,подключены к выходам элементов И 462525 к и 26,26,.,261,Выхо. и 47, а выходы - к адресным входам9 1647 памяти 42, выход которой подключен к информационным входам. регистра 44, Первая группа выходов этого регистра подсоединена к адресньм входам памяти 43, а вторая - к первым входам элементов 47 всех групп логических элементов. Первые входы:всех элементов 46 подключены к первой группе выходов. регистра 41, вторая группа выходов которого подключена к входу 10 генератора 40. Пять выходов генеоатора 40 подключены соответственно к объединенньм вторьм входам элементов 46, кобъединенным вторым входам эле" ментов 47., к управляющим входам регистра 44 и регистра 45 и к входам 14 3, 14 управляющей шины 14 Шестой выход генератора 40 подключен к управляющему входу 15 процессора.Выходы регистра 45 с первой по пятую группы подключены соответственно к входам 14 1- 14 5 управляющей шины 14, а шестая группа выходов соединена с входом дешифратора 49, выходы которого подключены к входу 14 управляю"25 щей шины 14 блока 7.Функционирование ассоциативного .матричного процессора (фиг. ) происходит следующим образом.30На первом этапе осуществляется загрузка последовательно по словам поканалам 8,88 р массивов данных сначала в блок 5, а затем ввод этих же массивов данных уже последо вательно по разрядам и параллельно по словам через вторые входы коммутаторов 4 14 2,4 и в элементы 1,1 11 и 2 ,221, причем в обе запоминающие матрицызаписывается идентич. 40 ная информация. Необходимость хранения идентичной информации в обеих группах элементов 111, и 212 я объясняется тем, что при, выполненин ряда ариФметических и логи-, 45 ческих операций необходимо одновременно обращаться к разным разрядным слай"Ъ сам одного и того же массива данных, что существенно сказывается на скорости выполнения данных операций. Ком мутаторы 4,4 4 настраиваются на пропускание информации из блока 5 или с другого направления с помощью управляющих сигналов, поступающих из блока 6 по шине 10. Основным решающим 55 ресурсом в предлагаемом процессоре является ассоциативное запоминающее решающее поле (АЗРП), содержащее 20 1 Овходные коммутаторы 4,4, ,4 две запоминающие матрицы элементов1 ю 12 вф 1 п и 2 ю 2 ю,2 я и блоки 31,3, ;,3. При этом каждая запоминающая матрица представляет собоймассив запоминающих элементов оперативной памяти с произвольной выборкой с организацией М х 1 бит, где Б число бит в одном элементе 1 или 2. Очевидно, что в одном элементе можно разместить МЬ Е-разрядных слов, а в одной запоминающей матрице Я/1 1-разрядных массивов данных, т.е. каждый массив в запоминающей матрице размещается в своей конкретно адресуемой зоне, Таким образом, каждая запоминающая матрица разбивается на конкретно адресуемые зоны, в которых хранятся как масивы-операнды, так и массивы- результаты. При этом адресация к зоне и определенному разрядному слайсу в этой зоне осуществляется в,соответствии с кодовыми комбинациями, приходящими по управляющим шинам 11 и 2 с блока 6.Обработка массивов данных осуществляется в блоках 3,3,3путем последовательного считывания в них разрядных слайсов этих массивов,Так, например, для,выполнения сложения двух массивов необходимо повторить столько элементарных сложений, сколько значащих разрядных слайсов содержится в массивах-операндах. При этом каждое элементарное сложение состоит из двух тактов. В первом такте одноименные слайсы считываются с двух матриц 1,1,,1 и 2,2,2 и посылаются по двум информационпйм каналам в блоки 31,33, где происходит их, сложение, запоминание результата сложения и результата переноса, если таковой имеется. Настройка всех блоков 3,13на выполнение конкретной операции осуществляется в соответствии с управляющими сигналамн, приходя. щими по шине 13 из блока 6. Во вторым такте результат сложения с информационных выходов блоков 3,3 п пропускается через третьи входы коммутаторов 44 и записывается в оба запоминающие элементы матриц1Хд и 2,2. Переносы, воэ" никающие при сложении старших разрядных слайсов, считываются с выходов переноса блоков 33 и через первые входы коммутаторов 4,4Я1164720 записываются в зону массива-результата матриц 1 и 21. 2,. Наличие управляющих выходов в блоках 3;1,3 позволяет выборочно работать с определенными строками матриц 11 и 2,2 п. Так, если на управляющих выходах каких-то блоков 3 присутствует уровень логического О, поступающий на управляющие входы соответствующих одноименных 10 элементов 1 и 2, то эти строки ис-. ключаются из работы. Исключение заключается в том. что в данные элементы нельзя записывать нли считывать на них информацию. Такая организация 5 предлагаемого процессора позволяет ,проводить операции как .со всеми числами в .массиве данных, так и с выделенным подмассивом.Группа входов в коммутаторах 20 4 1 р . ,4, начиная с четвертого, предназначена для осуществления пере" становочных операций в предлагаемом процессоре. Связи восьми блоков 3 с соответствующими коммутаторами 25 (фиг. 6) позволяет осуществлять стандартные перестановки 1 х 1,2 х 2 и 4 х 4. Третьи входы коммутаторов 41,4 предназначены для коммутирования информационных бит с соответ- З 0 ствующих блоков 3 1 Зя. Когда же необходимо осуществить попарную перестановку информационных бит, коммутаторы 414 я настраиваются на пропу" скание информации с четвертого входа,. При этом информация с блока 3будет считана с выхода коммутатора 4 , а информация с блока 32 - с выхода коммутатора 4. Аналогично для всех ос". тальных пар блоков 3 и коммутаторов. 40 Для осуществления перестановок 2 х.2 или 4 х 4 коммутаторы необходимо настроить на пропускание информации соотгветственно с 5 и 6.входов, Полу-, ченный на выходах коммутаторов инфор 45 мационный слайс записывается в матри" це памяти. Очевидно, что .для перестановки слов в массиве операцию конкретной перестановки надо повто- . рить для каждого слайса данного мас сива. В том случае, если надо провести нестандартные перестановки, информационный слайс несколько раз пропускаетея через коммутаторы 4411. Так, например, для перестановки 55 содержимого блока 3 с номером 1, 2, 3, 4 и 5, 6, 7, 8 в блок 3 соответственно с номерами 4, 3, 2, 1 и 8, 7,126, 5 необходимо исходный информационный слайс дважды пропустить через коммутаторы 4 ,.,4, в первый раз настроить их на перестановку 2 х, 2, а во второй раэ на перестановку 1 х 1. Наличие первых и вторых входов и выходов сдвига блоков 33 позволяет в предлагаемом процессоре в сочетайии с заложенными перестановками осуществлять сложные обменные операции между блоками 3. Полученные в процессоре обработки массивы-резуль,таты переписываются в блок 5 последо вательно по разрядам и параллельно по словам, а затем последовательно по словам с выходов 99, считьгваются во внешнее ОЗУ.Таким образом, наличие блока 5 в предлагаемом процессоре позволяет параллельно вести обработку массивов данных в АЗРП и осуществлять загрузку новых массивов или выгрузку полу" .ченных массивов-результатов.Обработка информации, хранящейся в элементах 11 и и 2 ф2 ф осуществляется в блохах 3,13 (фиг. 2). Набор логических н арифметических операций, выполняемых каждым блоком 3, определяется сумматором 16, при помощи которого можно осущест влять любую из 16 логических операций и операцию сложения над двумя ,операндами (согласно таблице, при веденной на фиг. 7). Ввиду отсутствия микросхемы одноразрядного АЛУ можно применить серийно выпускаемую микросхему К 155 ИПЗ; предназначенную для логической и арифметической,обработки двух четерехразрядных операндов. При этом для работы используются два младших входа и вход переноса. Выбор одной из 16 логических операций и арифметической операции сложения осуществляется путем подачи соответствующего кодовой комбинации с выхода 131 управляющей шины 13.Триггер 19 служит для запоминания переноса при арифметической обработке данных, Триггер 20 предназначен для определения тех строк в матрицах11, и 242,которые подлежат обработке. Триггер 21 служит для запоминания результата логической .и арифметической обработки, Коммутатор 22 предназначен для коммутации .нформации с трех входов с целью записи ее в триггер 2 либо с предыдуего блока 3.1, либо с сумматора13 1164720 6 данного блока 3, либо с последу- д ющего блока 3;+1 . Первый и третийм входы коммутатора 22 предназначены д для осуществления операций обмена и данными между соседними блоками 3. 5 2 Настройка коммутатора 22 на коммута- б цию одного информационного входа про- и исходит в соответствии с кодовой 3 комбинацией, поступающей с выходаи 13 шины 13. Элемент ИЛИ 18 позволя О ч ет выдавать на управляющий выход е блока 3 информацию либо с триггерап 20 либо с выхода 135 шины 13. Эле- т мент 17 служит для разрешения или . 3 запрета прохождения информации из 15 с сумматора 16 в триггер 20 и в триг- ф гер 2. Запись информации в триггеры о 19, 20 и 2 происходит по синхроаиг- в налам, поступающим соответственно с К выходов 13, 135, 13шины 13. При 20 л обработке информации один бит перво- д го операнда и один бит второго опе- н ранда считываются иэ элементов 1; ич 2 и поступают на вход сумматора 6, к Результат обработки поступает на25 в второй вход элемента 7. На первом с входе элемента 17 присутствует уро- . н вень логической 1, поступающий либо ю с триггера 20 через элемент 18, либо н с выхода 13 через элемент 8, что З 0 ( является признаком разрешения рабо- з ты с данной -й строкой матриц11 и 212 , Далее реэуль- я , тат обработки поступает .на вход ком- ч мутатора 23, с выхода которого запи35 сывается в триггер 21. Одновременно и при арифметической обработке парып битов операндов образовавшийся пере нос с первого выхода сумматора 16 игзаписывается в триггер 19 Результат., 4 записанный втриггере 19, учитывается у при сложении последующих пар битов. 2 . Полученный результат в триггере 2 в может быть записан либо в элементе 1;н 2, либо в соседний блок 3; и 3;,1 . Если требуется игнорировать со- с держимое триггера 20, то по управляющей шине 135 на вход элемента 18всех блоков 33 подается уровень логическои 1 что означает раз 50 г решение работы со всеми строками. ж Результат обработки может быть записан также и в триггер 20, что является условием выбора данной строки в матрицах 111, и 212 я для 55 п последующейобработки. 14 Таким образом, операция обработкидвух бит операндов осуществляется в ва этапа. В начале из запоминающих атриц считываются два бита операнов, подается на вход сумматора 16результат записывается в триггере 1. На втором этапе результат может ыть записан в матрипы 11212 я. В связи с тем, что блоксвязан с последним. блоком 3в роцессоре можно осуществлять цикли-, еские сдвиги информации, содержащися в блоке 3131,. Исходя из рактической реализации процессора, риггеры 21 на уровне всех блоков Зя можно заменить регистрами двига. Ввод и вывод 1 с-разрядной инормации в предлагаемом процессоре существяяется соответственно через ходы 81,,8 и выходы 919 , ажцый из входов и выходов представяет собой канал шириной в Е-разряов. Блок 5 разбит на п/ш р-идентичых,узлов (секций) и каждый из них ерез свои первые входы и выходы под. лючен к соответствующему входу и ыходу 818 и 9 9 рпроцесора. Все секции работают параллельо от управляющих сигналов, поступа-. щих по шине 14 с блока 7. Функциоирование одной из секций блока 5 фиг. 3) происходит следующим обраом.Ввод Е-разрядной информации в чейки 2727 осуществляется ерез два блока регистров 23 3и 24(24. Причем входная нформация по шине 8 поступает на араллельные входы всех регистров 3 123, 24124 , которые оочередно настраиваются на режим параллельного приемаинформации. становление режима работы регистров23 и 24 ф . . 24 осущест ляется соответственно с выходов 14144 шины 14. За первые Е-тактов существляется последовательное зане" ение Е-разрядной информации в регитры 2323 . В это время регитры 24124 находятся в состояии покоя. По истечении 1-тактов реистры 23 23 переводятся в реим последовательного сдвига, а регитры 24 1. . .24 - в режим параллель=ого занесения информации. Послеаполнения регистров 24124они ереводятся в режим последовательного сдвига, и начинается заполнение регистров 2324 .Так происходит чередование заполнения считывание15 1164720" 16 двух блоков регистров сдвига, Инфор- гистров 2323. информация через мация, считываемая с регистров , выходной коммутатор 28 начинает выда 23, подводится одновременно ваться с выходов 9 процессора и т.д, к 1-.ячейкам памяти всех нечетных Таким образом, происходит поочередное групп 27127.27,.5 заполнение регистров 234231 и 27.1 а с регистров 24 ,;242424 к иэ нечетных и четных подводится к четным группам групп ячеек 27427 при помощи 27 ф27 к 27 -к27 м коммутаторов 25,25 ф и 26(фиг, 8). В соответствии с кодовой 26 к с последующей выдачей информации комбинацией, поступающей с выхода О через коммутатор 28 с выхода 9 процес шины 14, осуществляется выбор сора, Функционирование исполнительных режима работы ячеек 27127. ресурсов в процессоре происходит в Кроме того, с этого выхода 14 посту- соответствии с, управляющими сигналапают управляющие сигналы, которые вы- ми, приходящими по шинам 10-13 с бирают для режимов записи или чтения.15 блока 6 и по шине 4 с блока 7. одну четную или нечетную группу, со- Рассмотрим работу блока 7(фиг 4), стоящую из Е ячеек памяти. Таким об- Управляющее алово, содержащее код разом, каждое Е-разрядное слово, эа- команды, которую надо выполнить в писанное в регистре сдвига, эаписыва- АЗРП, и сигналы управления генератоетсяв ячейку памяти за Е последова О ром 30, поступает на регистр 31, с тельных тактов, но так как загрузка второй группы выходов которого сигпроисходит параллельно в 1 ячеек па- налы управления подаются в генератор мяти, то за Е тактов в ячейках памяти 30 и раэр.шают появление на его выэаписано 1 слов. После окончания за- ходах синхросигналов, Сигнал логичесгруэки и слов в памяти блока 5 нахо кой 1, снимаемый с первого или с втодится массив, который затем может рого выходов генератора 30, посту- бытьпереписан в АХРП параллельно по пает соответственно на вторые входы словам и последовательно по разрядам элементов 36 иливсех групп соотс вторых выходов блока 5. Точно ветственно логических элементов уэтакже массивы-результаты из АЗРП по- ЗО ла 29 и разрешает прохождение инфорступают последовательно по разрядам мацки с двух направлений: либо с пери параллельно по словам на вторые вой группы выходов регистра 31 ли-входы блока 5 и непосредственно за"бо с второй группы выходов регистра писываются в ячейки 27127 п 34. Присутствие сигналов логическойВывод информации из буфера по." 1 одновременно на двух первых выхоследовательно по словам с соответст- дах генератора 30 исключается. В навующего выхода 9 происходит следую- чальный момент времени сигнал логичеВской 1 подается с первого выхо аыходы ячеек 27127, соеди- . генератора 30 и разрешает прохождед нены с коммутаторами 25125 и ные кода команды кото ую б40 торую нео ходимо 26261 причем выходы нечетных выполнить в АЗРП предлагаемого прогрупп ячеек 27 27 27+ .., цессора, на адресные входы памяти.27 . 27. ;271)соединены соот. Управляющие команды, хранящиеся в ветственно с входами коммутаторов памяти 32, состоят иэ двух частей;27272 "а выходы четных групп 45 в первой указан адрес соответ ствуюк+, ,,.27 ь-к ..27 щей микракоманды в памяти 33 а во соединены соответственно с входами . второй - адрес следующей управляю- коммутаторов 26126 к. Информация, щей команды.поступающая из первой нечетной груп-Для вылолнения той или иной копы ячеек 27 , ;,27 через групп1 У 56 манды сложить отнять, найти, пере- коммутаторов 25125последова- :ст:ставить попарно и т.д.7 в памяти 32 тельно заносится за 1 тактов в г ппРУ У в соответствии с адресом командой, регистров 23,..23 . Затем начина- поступающей с регистра 31, выби аетется аналогичное заполнение второйРся определенный список управляющих группы регистров 24 24 че ез.р 55 команд. Этому списку управляющих ковходные коммутаторы 26 , 26 из м,".нд поставлен в соответствие опрепервой четной группы ячеек 27 +, , деленныи набор микрокоманд,в памяти 27 . При этом иэ первой группы ер Ъ, необходимый для выполнения задан"