Патентно. тьхййэеокая ” ибляотр. п. жукоэский

О П И С А Н И Е 2810"04ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Соаа Советских Социалистических РеспубликЗависимое от авт. свидетельстваКл. 42 ттт, 739 аявлепо 29 Х.1968 ( 1254400/18-24) с присоединением заявки061 7/3 Комитет по делам обретеиий и.открытий при Совете й 1 иыистров СССРриоритетпубликовано 03,1 Х.1970. Бюллетень28 ата опубликования описания 2,Х 11.1970 ДК 681,325.57(088,8 СТРОЙСТВО ДЛ ОРЕИНОГО УМНОЖЕН носов-двоек; 14 - 18 -т - 1, 1 - 2, т - 3-й инания поразрядных22 - схемы сборки; ния; 33 - 42 - управтриггеры; 4 б - 48 - входовые сумматоры; семивходовой суммаины блока 53; б 1 - в соответственно 49 -нация поразрядных пересоответственно т + 1,разряды регистра запохпереносов-четверок; 19 -5 23 - 32 - схемы совпаделяющие шины; 43 - 45 -входные шины; 49 - 52 -53 - т-й одноразрядныйтор; 54 - бО - входные иО 70 - выходы сумматоро О жимо Изобретение относится к области вычислительной техники и может найти применение в арифметических устройствах цифровых вычислительных машин.Известны устройства для умножения чисел, в которых ускорение процесса умножения достигается за счет устранения распространения переносов в каждом цикле, а также устройства, совмещающие умножение с запоминанием переносов и умножение на два разряда множителя.Целью изобретения является создание устройства умножения, позволяющего наряду с устранением распространения переносов в каждом цикле умножать одновременно на четыре разряда множителя,Это достигается за счет применения в арифметическом устройстве одноразрядных сумматоров на семь входов, что позволяет складывать одновременно до пяти слагаемых.На фиг. 1 дана структурная схема устройства умножения одновременно на четыре разряда множителя, на фиг. 2 изображен семивходовой сумматор.Устройство включает в себя элементы: 1 - 5 - соответственно т, т - 1, т - 2, г - 3, 4-й разряды регистра запоминания сумм; б - 8 - соответственно т+ 1, ,- 1-й разряды сумматора; 9 - 13 - соответственно т+ 1, т, с - 1, т - 2, т - 3-й разряды регистра запоми. 52.К триггеру 43 через схему 19 сборки и схемы 23 - 25 совпадения подключены соответственно первый выход т+ 4-го разряда сумма тора (вход 4 б), первый выход блока б и второй выход блока 7. К триггеру 44 через схему 21 соорки и схемы 28 - 30 совпадения подключены соответственно пятый выход т + 3-го разряда сумматора (вход 47), пятый выход блока О 7 и третий выход блока 8.К блоку 45 через схему 22 сборки и схемы31 и 32 совпадения подключены соответственно четвертый выход г+ 2-го разряда сумматора (вход 48) и четвертый выход блока 8.5 К входам 57 - бО, каждого разряда сумматора через схемы совпадений, управляемые четырьмя младшими разрядами регистра множителя, подключены соответственно выходы т, т+ 1, т+ 2, т+ 3-го разрядов регистра що.3Блок Я (см, фиг, 2) - -й одноразрядныйсемивходовый сумматор состоит из четыреходноразрядных трех входовых сумматоров49 - 52 и имеет семь входов, Выход 6 Перенос сумматора 49 соединен с одним из трехвходов блока 51 и имеет также свободный выход 65 - дополнительный выход Перснос(блок 53). Выход 62 Сумма блока 49 соединен с одним из трех входов олока 52 и имееттакже свободный выход 68 - дополнительныйвыход Сумма блока 53.Выход 63 Перенос блока 50 соединен совторым входом блока 51, а выход 64 Суммаблока 50 соединен со вторым входом блока 52.Выход 70 Сумма блока 52 является выходом суммы блока Я.Выход 69 Перенос блока 52 соединен стретьим входом блока 51.Выход 67 Сумма блока 51 является выходом Перенос - двойка блока 53.Выход 66 Перенос блока 51 является выходом Перенос - четверка блока Я.За исходное принимают такое состояниеустройства, когда на регистры множимого имножйтеля приняты соответственно множимоеи множитель. В каждом цикле умножения накаждый рааряд устройства поступают разрешающие потенциалы на управляющие шины33, 36, 38 и 41, при этом на 1-й разряд подаются поразрядная сумма с блока 1, поразрядный перенос-двойка с блока 10, поразрядныйперенос-четверка с блока 15 через схему 27совпадения и схему 20 сборки, на входы 57 -60 блока 53 подаются соответственно 1, + 1,+ 2,+ 3-й разряды множимого, если в соответствующих четырех младших разрядахрегистра множителя единицы, или не подаетсяразряд множимого на тот вход, которому соответствует нуль в разряде регистра множителя.После суммирования семи слов получаюттрехрядный результат, состоящий из поразрядных сумм, которые записываются со сдвигом на четыре разряда в сторону младших врегистр запоминания сумм (для -го разрядас выхода 70 блока 53), поразрядных переносов-двоек, которые записываются со сдвигомна три разряда в сторону младших в регистрзапоминания поразрядных переносов-двоек(для -го разряда с выхода 67 блока 53), поразрядных переносов-четверок, которые записываются со сдвигом на два разряда в сторону младших в регистр запоминания переносовчетверок (для -го разряда с выхода 66 блока53),Цикл повторяется до тех пор, пока не выполнится умножение на все разряды множителя.В последнем цикле умножения разрешающие сигналы с шин 33, 38, 41 снимаются и поступают на шины 34, 36, 39, 42, при этом поразрядные суммы записываются со сдвигомна один разряд в сторону младших в регистрзапоминания сумм (для -го разряда сумматора с выхода 70 блока 53 результат подается 5 10 15 20 25 30 35 40 45 50 55 60 65 на вход блока 2); поразрядные переносы-двойки записываются в тот же разряд регистра запоминания поразрядных переносов-двоек (для -го разряда сумматора с выхода 67 блока 53 результат подается на вход блока 10); поразрядные переносы-четверки записываются со сдвигом на один разряд в сторону старших в регистр запоминания поразрядных переносов- четверок (для -го разряда сумматора с выхода 66 блока 53 на вход блока 14).После того, как произведено умножение на все разряды множителя, происходит выход из цикла. Входы сумматора, связанные с выходами разрядов регистра множимого, отключаются (для 1-го разряда вх,"чы 57 - 60), а остальные входы подключаются так же, как и раньше. Разрешающие потенциалы поступают на управляющие шипы 35, 36, 40, а с шин 34, 39, 42 снимаются.В этом случае трехрядный результат умножения, представленный в виде поразрядных сумм, поразрядных переносов-двоек и поразрядных переносов- четверок, переходит в двухрядный результат, представленный в виде поразрядных сумм и поразрядных переносов- двоек.С -го разряда сумматора снимается поразрядная сумма с выхода 68 блока 7 на блок 1, поразрядный перенос-двойка с выхода 65 блока 7 на вход блока 9,После приведения трехрядного результата к двухрядному входы сумматора остаются связанными с выходами регистра запоминания сумм и регистра запоминания поразрядных переносов-двоек. Выходы же регистра запоминания переносов-четверок отключаются (на управляющую шину 36 подается запрещающий потенциал), а вместо них (для -го разряда на вход 55 блока 53 через схему сборки 20 и схему совпадения 26 подключается выход перенос-двойка блока 8) разрешается распространение переноса, и двухрядный результат умножения переходит в однорядный (на управляющую шину 37 подается разрешающий потенциал). Результат записывается в регистр запоминания сумм (на управляющую шину 35 поступает разрешающий потенциал, а шины 40 разрешающий потенциал снимается), Таким образом, в регистре запоминания сумм образовался результат умножения,Предмет изобретенияУстройство для ускоренного умножения, содержащее сумматор, регистр множимого, регистр множителя, регистры запоминания сумм и поразрядных переносов, отличатоцеесп тем, что, с целью повышения быстродействия, оно построено на основе одноразрядных семивходовых сумматоров, причем выход суммы 1-го разряда сумматора через схемы совпадения и сборки подключен к- 1-му и- 4-му разрядам регистра запоминания поразрядных сумм, выход перенос-двойка -го разряда сумматора через схемы совпадения и сборки подключен к г-му и- 3-му разрядам регист1 Д. + 59 55 56 5 В 59 Ю ю19 1 га оставитель Л. А. Горская едактор Ралдугин орректор О И Ус Заказ 34017 Тираж 480 ПЦНИИПИ Когиптста по делам изобретений и открытий при Совете Министр Москва, )К, Раушская иаб., д. 4/5 исное СССР Типография, пр. Сапунова, 2 ра запоминания поразрядных переносов-двоек, выход перенос-четвер ка 1-го разряда сум матора через схемы совпадения и сборки соединен с с + 1-м и- 2-м разрядами регистра запоминания поразрядных переносов-четверок, дополнительный выход суммы с-го разряда сумматора через схемы совпадения и сборки подключен ко входу 1-го разряда регистра запоминания сумм, а дополнительный выход перенос-двойка с-го разряда сумматора через схемы совпадения и сборки соединен сс + 1-м разрядом сумматора и г + 1-м разрядом регистра запоминания поразрядных переносовдвоек, первый вход г-го разряда каждого сумматора соединен с вы; одом с-го разряда регистра запоминания сумм, второй его вход соединен с выходом 1-го разряда регистра запо минания поразрядных переносов-четверок идополнительный выход переноса с - 1-го разряда сумматора, третий вход его соединен с выходом г-го разряда регистра запоминания поразрядных переносов-двоек, на четвертый, 10 пятый, шестой и седьмой входы ю-го разрядасумматора подключены соответственно выходы ю-го,+ 1-го,+ 2-го, г+ 3-го разрядов регистра л 1 нохкимого.