Устройство для кодирования цифровой информации

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 5)5 ОП ИСДНИЕ ИЗОБРЕТЕТОРСКОЧУ СВИДЕТЕЛЬСТВУ А М 3689899, 1972,Оезцп 1989, Бе ещЬег 14; ОО О ГОСУДАРСТВЕННОЕ ПАТЕНТНВЕДОМСТВО СССР. М 13 довательский институт выники и информатикиев, Э.Г,Осипов и С,К.Луко 2(54) УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ ЦИФРОВОЙ ИНФОРМАЦИИ(57) Изобретение относится к вычислительной технике, Его использование в аппаратуре для магнитной записи цифровой информации позволяет упростить устройство, содержащеерегистр 1 сдвига; делитель 2 частоты, элементы И 3 - 6, 10 - 13, элементы ИЛИ 7 - 9, 14, элементы 15 - 19 памяти и элементНЕ 20. Цель достигается благодаря совмещению функций преобразования кода йй 2 в код В2,7 и управлению счетом длины кодовой группы 2 илИзобретение относится к вычислительной технике и может быть использовано ваппаратуре для магнитной записи цифровой информации.Целью изобретения является упрощение устройства.На фиг, 1 приведена блок-схема устройства для кодирования цифровой информацииспособом В2,7; нафиг,2 - временныедиаграммы,Устройство содержит регистр 1 сдвига,на информационный вход которого поступает кодируемая информация ИВЕ (вход а),делитель 2 частоты, на вход которого поступают импульсы синхронизации удвоеннойчастоты (вход б), элементы И 3 - 6, элементыИЛИ 7-9, элементы И 10-13, элемент ИЛИ14, элементы 15 - 19 памяти, элемент НЕ 20.Регистр 1 сдвига выполнен четырехразрядным, Элементы 15-19 памяти реализованы на О-триггерах,, Устройство работает следующим образом.:На информационный вход регистра 1сдвига поступает кодируемая информациявиде сигнала ИВЕ (фиг. 2 а), привязанная ксинхросерйи в, получаемой после деленияудвоенной частоты (фиг, 2 б) на два делителем 2 частоты,Период синхросерии в равен тактовомуинтервалу информации ИВЕ, Регистр 1сдвига выполняет промежуточное хранениеинформации на длительность тактового интервала.Сдвиг информации осуществляется.попереднему фронту синхронизации в делителя 2 частоты,.Информация с выходов регистра 1 сдвига (фиг; 2 г, д, е, ж) поступает на входы элементов И 3-6. Элемент И 3 предназначен .для обнаружения кодовой груп пь 1 "10", элементы И 4 - для обнаружения кодовой группы "11", элементы И 5 и 12 - дляобнаружения кодовой группы "0011", аэлементы И 6 и 13 - для обнаружения кодовойгруппы "000" (соответственно фиг,гз,и,м,о).Сигнал на вйходе элемента ИЛИ 9 (фиг, 2 к) является результатом сборки сигналов 3и и. Как только обнаруживается. группа "10", или "11" (сигнал к), устанавливается в "1".элемент 16 памяти, запрещая через элементНЕ 20 на тактовый интервал информацииИВЕ на элементы И 3-6 (фиг. 2 л),Элемент 17 памяти формирует сигнал н,которыйвместе с сигналом з с выхода элемента И 3 и сигналом о с выхода элементаИ 13 собирается на элементе ИЛИ 7 (фиг,2 с), обозначая "нечетные" такты выходногокода ЯО., а элемент 19 памяти формирует5 10 15 20 сигнал и, который собирается на элементе ИЛИ 8 с сигналом И элемента И 4 (фиг 2 т), обозначая "четные" такты выходного кода В(см,правило преобразования кода ИВЕ в В.Е 2,7; отсчет слева). Элементы И 10 и 11 и элемент ИЛИ 14 выполняют функции коммутатора "четных" и "нечетных" тактов (фиг.2 у), Коммутация выполняетсяпо сигналу в с выхода делителя 2 частоты.Элемент 15 памяти формирует выходной сигнал ф, соответствующий коду ВО,Элементы 18 и 19 памяти в совокупности (сигналы и и.р) выполняют запрет элементов И 12 и 13 на время двух тактовых интервалов информации ВО .Упрощение предлагаемого устройства достигается за счет совмещения функций преобразования кода и управления счетом длины группы,Формула изобретения Устройство для кодирования цифровойинформации, содержащее регистр сдвига, информационный вход которого является 25 информационным входом устройства, дели.тель частоты, вход которого обьединен свходом синхронизации первого элемента памяти и является входом синхронизации устройства, второй - пятый элементы памя ти, входы синхронизации которых обьединены, первый - восьмой элементы И, первый - четвертый элементы ИЛИ и элемент НЕ, первый выход регистра сдвига подключен к первым инверсным входом 35 третьего и четвертого элементов И и к первым прямым входам первого и второго элементов И, вь 1 ходы которых соединены с первыМи входами соответственно первого и третьего элементов ИЛИ, второй выход ре гистра сдвига подключен к инверсному входу первого, второму прямому входу второго и вторым инверсным входам третьего и четвертого элементов И, третий выход регистра сдвига соединен с первым прямым входом "5 третьего и третьим инверсным входом четвертого элементов И, четвертый выход регистра сдвига подключен к второму прямому входу третьего элемента И, второй прямой вход которого обьедйнен с вторым прямым 50 входбм первого, третьим прямым входомвторого и прямым входом четвертого элементов И, выход делителя частоты подклю- .чен к входу синхронизации регистра сдвйга и к йервому прямому входу пятого и инвер сному входу шестого элементов И, выходыкоторых соединены с входами четвертого элемента ИЛИ, первые инверсные входы седьмого и восьмого элементов И обьединены,выход пятого элемента памяти подключен к информационному входу четвертого1 В 07565 Физ. 3Составитель И.ЖуравлевРедактор Т,Юркова Техред М,Моргентал Корректор Н.Ревска Заказ 1385 ВНИИПИ Гос Тираж Подписноерственного комитета по изобретениям и открыти 113035, Москва, Ж, Раушская наб., 4/5 при ГКНТ ССС роизводственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 10 элемента памяти, выход первого элемента памяти является выходом устройства, о тл и ч а ю щ е е с я тем, что, с целью упрощения устройства, второй вход третьего элемента ИЛИ подключен к выходу первого элемента И, выход третьего элементаИЛИ подключен к информационному входу второго элемента памяти, выход которого через элемент НЕ соединен с прямым входом четвертого элемента И, первый вход второго элемента ИЛИ подключен к выходу второго элемента И, выходы первого и второго элементов ИЛИ соединены соответственно с вторым прямым входом пятого и прямым входом шестого элементов И, второй вход второго элемента ИЛИ объединен с вторыми инверсными входами седьмого и восьмого элементов И и подключен к выходу пятого элемента памяти, вхоД синхронизации которого подключен к выходу делителя частоты, выходы третьего и четвертого элементов И соединены 5 с прямыми входами соответственно седьмого и восьмого элементов И, выход четвертого элемента памяти подключен к первому инверсному входу седьмогоэлемента И, выход которого соединен с информационным 10 входом третьего элемента памяти, выходкоторого подключен к второму входу первого элемента ИЛИ, выход восьмого элемента И соединен с информационным входом пятого элемента памяти и третьиМ 15 входом первого элемента ИЛИ, выход чет вертого элемента ИЛИ подключен к информационному входу первого элемента