Устройство для вычисления остатка по модулю 2 +1

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 734212 19) 03 М 7/18 ГОСУДАРСТВЕННЫЙПО ИЗОБРЕТЕНИЯМПРИ ГКНТ СССР ИТЕ 1КРЫ ГИЯМ ИСАНИЕ ИЗОБРЕТЕНИ ЛЬСТВУ ОМ И К АВТ(21) 484284 (22) 07,05.9 (46) 15.05.9 (72) Н.И.Че (53) 681,3(0 (56) Авто рс М 1417192Авторс М 1156058 ТАТКА (57) И найт сопря систе ставе дуляр повыш держ. Бюл. М 18рвяков и А.А. Оленев8.8)ое свидетельство СССРкл, Н 03 М 7/18, 1987.ое свидетельство СССРкл. Н 03 М 7/18, 1984. поааеЪ 6 д 4 Изобретение относится к вычислительной технике и может быть использовано для сопряжения вычислительных устройств, функционирующих в системе остаточных классов, а также в составе средств передачи, использующих модулярные коды,Известно устройство для вычисления остатка по модулю, содержащее входной регистр и бистабильный накапливающий сумматор по модулю, входами которого являются и младших разрядных цифр входного регистра,Недостатком известного устройства является низкое быстродействие вычислительного процесса,Наиболее близкимпредлагаемому является преобразователь двоичного кода и код системы остаточных классов, содержащий первый и второй регистры, блок умножения на константу по модулю Р; ( = =1, 2 1), сумматор по модулю Р; и (К+1)- разрядный входовой регистр, причем выходы старших разрядов входного регистра, где (и+ 1) 092 Рь соединены с информационными входами первой группы коммутатора, информационные входы второй группы которого соединены с соответствующими СТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОСПО МОДУЛЮ 2"+1зобретение относится к вычислительехнике и может быть использовано для жения устройств, функционирующих в ме остаточных классов, а также в сосредств передачи, использующих моные коды. Целью изобретения является ение быстродействия. Устройство соит входной регистр 1, преобразователь 2 ого кода в дополнительный код, сумматор модулю 2" + 1 и выходной регистр 4, 1 ил. выходами второго коммутатора, информа- Я ционные входы первой и второй групп которого соединены соответственно с выходами первого и второго регистров, информационные входы которых являются выходом преобразователя и соединены с соответствующими выходами сумматора по модулю Рь входы первого слагаемого которого соединены с выходами блока умножения на константу по модулю Рь входы которого соединены с соответствующими выходами первого коммутатора, выход (К - и)-го разряда входного регистра соединен с первым входом второго слагаемого сумматора по модулю Рь вход сдвига входного регистра, входы приема информации первого и второго регистров, управляющие входы первого и второго коммутаторов соединены с тактовым входом преобразователя, выходы разрядов с (К - и - 1)-го по (К - 2 + 1)-й входного регистра соединены соответственно с входами с второго по и-й второго слагаемого сумматора по модулю Р;.Недостатком известного устройства является низкое быстродействие вычислительного процесса.45 50 55 Фа= Рк-а, (2) Целью изобретения является повышение быстродействия вычислительного процесса.Указанная цель достигается тем, что в устройство, содержащее входной регистр, сумматор по модулю 2" + 1 и выходной регистр, причем информационный вход устройства соединен с информационным входом входного регистра, вход разрешения сдвига которого соединен с первым тактовым входом устройства, второй тактовый вход которого соединен с входом разрешения записи выходного регистра, информационный вход которого соединен с выходом сумматора по модулю 2" + 1, выходы разрядов, с первого по п-й, входного регистра соединены с входами соответствующих разрядов входа первого слагаемого сумматора по модулю 2" + 1, введен преобразователь прямого кода в дополнительный код, причем выходы разрядов с (и + 1)-го по 2 п-й входного регистра соединены соответственно с входами разрядов входа преобразователя прямого кода в дополнительный код, выход которого соединен с входом второго слагаемого сумматора по модулю 2"+1, вход третьего слагаемого которого соединен.с выходом выходного регистра и является выходом устройства.В основу работы предлагаемого устройства положено следующее. Двоичное К-разрядное число Х может быть разделено на групп по и разрядов, где и равно степени Рк = 2 + 1, тогда число Х по модулю может быть представлено Хг = ао+а+аз+ . +а г, (1) где ао, а 1, а 2,.,а - группы по п разрядов; ао - и младших разрядов числа Х и т,д. Кодопреобразователь преобразует иразрядов таким образом, чтобы на выходеего была реализована функция дополнениячисла до нужного модуля, т.е.: где= 2, 4, 6, 8,.,г 1, аней - и разрядов числа Х.Таким образом, выражения (1) и (2) позволяют реализовать на сумматоре по модулю с использованием регистра для хранения результата предыдущего действия устройство для получения остатка по модулю,На чертеже приведена схема устройства для вычисления остатка по модулю 2 пУстройство содержит входной регистр 1, преобразователь 2 прямого кода в допол 5 10 15 20 25 30 35 40 нительный, сумматор 3 по модулю 2" + 1, выходной регистр 4, группу тактовых входов 5.1-5.2, выход 6 устройства,Входной регистр 1 функционально известный элемент. Выводы младших и разрядов подключены к сумматору 3 по модулю, выводы младших разрядов с и - 1 по 2 п разрядов входного регистра подключены к функционально известному элементу преобразователю 2 прямого кода в дополнительный, выходы которого и+ 1 подключены к сумматору по модулю 2" + 1, который является известным функциональным элементом комбинационного типа, выходы сумматора 3 по модулю 2" + 1 подключены к входам выходного регистра 4, а его выход подключен к входам сумматора 3, а также являются выходами 6 устройства, в устройстве также имеются группы тактовых входов 5,1-5,2, тактовый вход 5,1 является входом разрешения сдвига регистра 1, тактовый вход 5.2 соединен с выходным регистром 4,Устройство работает следующим образом.В исходном состоянии в регистре 1 находится код преобразуемого числа Х. Регистр 4 обнулен. На первом такте число ао, предлагаемое и младшими разрядами преобразуемого числа Х, поступает на сумматор 3 по модулю 2 + 1, число а 1, определяемое п вторыми разрядами числа Х, подается на преобразователь 2 прямого кода в дополнительный. С выхода преобразователя 2 прямого кода в дополнительный на вторые входы сумматора 3 по модулю 2" + 1 поступает код дополнения числа до модуля Рк. Таким образом, по окончании переходных процессов на выходе сумматора 3 имеемХ р= ао+а Рк,Результат суммирования записывается в момент поступления импульса по входу 5.2 в выходной регистр 4.На втором такте преобразования в момент поступления импульса по входу 5,1 содержимое регистра 1 сдвигается на 2 п разрядов влево и цикл повторяется с добавлением результата предыдущего суммирования, подаваемого с выходного регистра 4.Окончательный результат преобразования Х р снимается с выхода регистра 4 на выход 6 устройства.Быстродействие базового объекта определяется следующим образом.; для преобразования (К+ 1)-разрядного двоичного числа Х в код системы остаточных классов требуК+1ется ( - 1) тактов работы, В то времяи1734212 Формула изобретения 25 Составитель М.Шелобашовадактор Ю.Середа Техред М.Моргентал Корректор Э.Лончаков Подписноеитета по изобретениям и открытиям при ГКНТ СССква, Ж, Раушская наб., 4/5 аказ 1676 Тираж ВНИИПИ Государственного к 113035, Мроизводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 как в предлагаемом устройстве требуется К+1( 2 ) тактов работы преобразователя, т.е,2 пбыстродействие предлагаемого устройства увеличивается почти в 2 раза, за вычетом времени переходных процессов преобразователя прямого кода в дополнительный,Преимущество предлагаемого устройства достигается введением преобразователя прямого кода в дополнительный, а также образовавшиеся связи между введенным и имеющимся блоками. Устройство для вычисления остатка по модулю 2" + 1 (п - четное), содержащее входной регистр, сумматор по модулю 2" + 1 и выходной регистр, причем информационный вход устройства соединен с информационным входом входного регистра, вход разрешения сдвига которого соединен с первым тактовым входом устройства, второй тактовый вход которого соединен с входом разрешения записи выходного регистра, информа ционный вход которого соединен с выходомсумматора по модулю 2" + 1, выходы разрядов, с первого по п-й, входного регистра соединены с входами соответствующих разрядов входа первого слагаемого сумматора 10 по модулю 2" + 1, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействия, оно содержит преобразователь прямого кода в дополнительный код, причем выходы разрядов с (и+ 1)-ого по 2 п-й входного реги стра соединены соответственно с входамиразрядов входа преобразователя прямого кода в дополнительный код, выход которого соединен с входом второго слагаемого сумматора по модулю 2" + 1, вход третьего сла гаемого которого соединен с выходомрегистра и является выходом устройства.