Устройство для вычисления модуля комплексного числа

Номер патента: 1287151

Авторы: Волощук, Дрозд, Лацин, Лебедь, Полин

ZIP архив

Текст

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 552 б 94 СО ИСАНИЕ ИЗОБРЕТЕН ТВУ РСНОМУ СВИ К(56) Авторское У 1104505, кл.Авторское св У 1233145, кл. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) УСТРОЙСТВО ДЛЯ ВЫЧИС ДУЛЯ КОМПЛЕКСНОГО ЧИСЛА(57) Изобретение относится к вычислтельной технике и может быть использовано в быстродействующих вычисли 801287151 А тельных устроиствах, не отличающихся высокой точностью вычислений, но надежных в работе. Целью изобретения является повышение достоверности вычисления модуля комплексного числа за счет введения аппаратного контроля по модулю пятнадцать. Процесс вычисления основан на приближенном вычислении модуля комплексного числа на трех сумматорах и ком мутаторе и на одновременном преобра зовании контрольных разрядов компонентов комплексного числа на сумматоре по модулю пятнадцать и вычитателе по модулю пятнадцать. Сравнение на схеме сравнения значения мо дуля и контрольных разрядов показывает правильность функционирования устройства 1 илИзобретение относится к областивычислительной техники и может бытьприменено в быстродействующих специализированных вычислителях.Целью изобретения является повышение достоверности вычисления модуля комплексного числа за счет введения аппаратного контроля.по модулюпятнадцать.На чертеже представлена функциоОнальная схема предлагаемого устройства.Устройство содержит регистр 1действительной части, регистр 2 мни 15мой части, регистр 3 контрольныхразрядов действительной части, регистр 4 контрольных разрядов мнимойчасти, первый 5, второй 6 и третий7 сумматоры, сумматор 8 по модулюпятнадцать, первый 9, второй 10,20третий 11 коммутаторы, блок 12 свертки по модулю пятнадцать, вычитатель13 по модулю пятнадцать, блок 14сравнения, вход 15 действительной.части аргумента, вход 16 мнимой части аргумента, вход 17 контрольныхразрядов действительной части, вход18 контрольных разрядов мнимой части, выход 19 модуля, выход 20 признака сбоя устройства.Устройство функционирует следующим образом.В начальный момент временив регистры 1 и 2, а также в регистры 3и 4 заносятся и-разрядные мантиссы З 5прямых кодов действительной а и мнимой Ь составляющих комплексного числа, а также контрольные коды - вычеты по модулю пятнадцать этих мантисс: Ка и 1 Ь соответственно.40С выходов регистров 1 и 2 кодыа и Ь подаются на входы первого 5,второго 6 и третьегосумматоров.При этом на первые и вторюе входы45сумматора 5 поступают соответственно код действительной составляющейи (п) старших разряда кода мнимойсоставляющей комплексного числа, Навыходе второго сумматора 6 определяется результат сложения М кода действительной составляющей со сдвинутымвправо на два разряда кодом мнИмой1составляющей, т.е. М 1 = а + -Ь,Два младших разряда Ъ кода Ь, не участвующие в вычислении числа М 1, подаются на первый вход второго коммутатора 10. На входы первого и второго аргументов третьего сумматора 7 поступают соответственно код мнимой составляющей и (и) старших разрядакода действительной составляющейкомплексного числа. На выходе третьего сумматора 7 определяется ре 1зультат сложения М 2 = Ъ + -а.4Два младших разряда а кода а, неучаствующие в вычислении числа М 2,подаются на второй вход второго коммутатора 10,На вход первого слагаемого и ин -версный вход второго слагаемого второго сумматора 6 поступают соответственно коды а и Ь. Нри этом на выходе второго сумматора 6 вычисляется разность кодов а и Ь, котораязначением старшего разряда 3 указывает на соотношения величин, кодова и Ь: при Зн=О, а)Ь, при Зн=1,аЬ. Сигнал с выхода разряда Знпоступает на управляющие входы первого 9, второго 10 и третьего 11коммутаторов. На входы первого и второго аргументов первого коммутатора9 поступают соответственно результаты сложения М 1 и М 2, снимаемые свыходов первого 5 и третьего 7 сумматоров.Первый коммутатор 9 пропускаетна выход результат сложения М 1,если Зн=О, аэЪ, или М 2, если Зн=1,т,е. асЬ.Таким образом, на выходе коммутатора 9, являющегося выходом 19 модуля устройства, определяется величинаМ=а + /4 Ь, если а)Ь,Ь + 1/4 а, если Ь)а,Второй коммутатор 10 пропускаетна выход два младших разряда Ь, если Зн=О, или два младших разряда а,если Зн=1, т.е, пропускает младшиеразряды ш меньшего из кодов а и Ъ,отбрасываемые при вычислении величины М.С выходов регистров 3 и 4 контрольный код 1 а и циклически сдвинутыйна два разряда контрольный код 1 Ьпоступают на входы первого и второгоаргументов сумматора 8 по модулюпятнадцать, который формирует кодКМ 1=(Ка+2 КВ)шой 15.Код КМ 1 с выхода сумматора 8 помодулю пятнадцать поступает непосредственно на вход первого аргументаи циклически сдвинутым на два разряда на вход второго аргумента третьего коммутатора 11, При этом навыходе третьего коммутатора 11 вычисляется код КМ,.-12 (1 са+2 1 сЬ)тос 115, если аЬ 5 10 Этот код поступает на вход уменьшаемого вычитателя 13 по модулю пятнадцать, на вход вычитаемого которого поступают младшие разряды ш с выхода второго коммутатора 10, Вычитатель 13 по модулю пятнадцать координирует код КМ на величину отбрасываемых разрядов ш, формируя при этом код КМ=(КМ-ш)шой 15, являющийся вычетом по модулю пятнадцать величины М.Код М с выхоДа первого коммутатора 9 поступает на выход 19 модуля устройства, а также на вход блока 2 свертки по модулю пятнадцать, формирующего вычет по модулю пятнадцать ВМ.Коды КМ и КМ 1 поступают соответственно на входы блока 14 сравнения, выполняющего сравнение указанных кодов по модулю пятнадцать и формирующего при этом на выходе сигнал контроля. Сигнал контроля поступает на контрольный выход 20 устройства.При правильном функционировании устройства сравнение кодов КМ и КМ 1 приводит к установке значения сигнала контроля Исправно". Инверсное значение сигнала контроля указывает на неправильное функционирование устройства. 15 Формула изобретения или-2 Устройство для вычисления модуля комплексного числа, .содержащее регистр действительной части, регистр мнимой части, регистр контрольных разрядов действительной части, регистр контрольных разрядов мнимой части, три сумматора, два коммутатора, причем входы действительной и мнимой частей. аргумента устройства соединены с информационными входами регистра действительной части и регистра мнимой части соответственно, выход регистра действительной части соединен с входами первых слагаемых первого и второго сумматоров, выход 35 40 45 50 55 регистра действительной части соединен со сдвигом на два разряда в сторону младших разрядов с входом первого слагаемого третьего сумматора, вход второго слагаемого которого соединен с выходом регистра мнимой части, выход которого соединен с инверсным входом второго слагаемого второго сумматора и со сдвигом на два разряда в сторону младших разрядов - с входом второго слагаемого первого сумматора, выходы первого и третьего сумматоров соединены с первым и вторым информационными входами первого коммутатора соответственно, управляющий вход которого соединен с выходом знакового разряда второго сумматора и с управляющим входом второго коммутатора, первыйи второй информационные входы которого соединены с выходами младших разрядов регистров действительной и мнимой частей соответственно, выход первого коммутатора является выходом значения модуля устройства, информационные входы регистров контрольных разрядов действительной и мнимой частей соединены с входами контрольных разрядов действительнойси мнимой частей устройства соответственно, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности функционирования, в него дополнительно введены сумматор помодулю пятнадцать, вычитатель по модулю пятнадцать, блок свертки по модулю пятнадцать, третий коммутатор и схема сравнения, причем выход регистра контрольных разрядов действительной части соединен с входом первого слагаемого сумматора по модулю пятнадцать, выход регистра контрольных разрядов мнимой части соединен со сдвигом на два разряда в сторону младших разрядов с входом второго слагаемого сумматора по модулю пятнадцать, выход которого соединен с первым информационным входом третьего коммутатора, выход сумматора по модулю пятнадцать соединен со сдвигом на два разряда в сторону старших разрядов с вторым информационным входом третьего коммутатора, управляющий вход которого соединен с выходом знакового разряда второго сумматора, выходы второго и третьего коммутаторов соединены с входами вычитаемого и уменьшаемого вычитателя по модулю пятнадцать, соответ1287151 6 ственно, выход которого соединенс первым информационным входом схемы сравнения, второй информационныйвход которой соединен с выходом блоСоставитель С,Куликовактор 1 О,Середа Техред Л.Олейник Коррек Е. Сирохман Подписноеомитета СССРоткрытийушская наб., д. 4/5 ака етенийЖ,роизводственно-полиграфическое предприяти жгород Проектная 1Тираж б 9твенного 718/52НИИПИ Государпо делам изо13035, Москва ка сверкипо модулю пятнадцать,вход которого соединен с выходом первого коммутатора, выход блокасравнения являетсявыходом признака сбоя устройства.

Смотреть

Заявка

3896414, 16.05.1985

СПЕЦИАЛЬНОЕ ПРОЕКТНО-КОНСТРУКТОРСКОЕ БЮРО "ДИСКРЕТ" ОДЕССКОГО ПОЛИТЕХНИЧЕСКОГО ИНСТИТУТА

ДРОЗД АЛЕКСАНДР ВАЛЕНТИНОВИЧ, ПОЛИН ЕВГЕНИЙ ЛЕОНИДОВИЧ, ЛЕБЕДЬ ВАЛЕРИЙ ВЛАДИМИРОВИЧ, ЛАЦИН ВЛАДИМИР НИКОЛАЕВИЧ, ВОЛОЩУК ВЛАДИМИР СЕРГЕЕВИЧ

МПК / Метки

МПК: G06F 7/552

Метки: вычисления, комплексного, модуля, числа

Опубликовано: 30.01.1987

Код ссылки

<a href="https://patents.su/4-1287151-ustrojjstvo-dlya-vychisleniya-modulya-kompleksnogo-chisla.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для вычисления модуля комплексного числа</a>

Похожие патенты