Дешифратор адреса

(51) 5 0 ИСАНИЕ ИЗОБРЕТЕН 7 Г ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Научно-исследовательский институтмикропроцессорных вычислительных систем при Таганрогском радиотехническоминституте им. 8.Д,Калмыкова(57) Изобретение относится к вычислителной технике, а именно к быстродейству логическим схемам, и может быть исовано в полупроводниковых запомиих устройствах, Целью изобретения тся упрощение дешифратора, Поставя цель достигается тем, что дааифрареса содержит в каждой ячейке 1 диод истер 4, группы диодов 2 и резисторов оответствующими связями, Диоды 2 ечивают развязку при подключении цы из диодов 9 к коллекторам ключеранзисторов 6. В результате трвнзиы б, кроме выполнения функции фрации, одновременно передают ток в ицы из диодов 9. Это позволяет избеисспользования многоколлекторных исторав в качестве источников тока. 1 Я ьцим польз наюв являе ленна тор ад 5, рез Зсс обесп матри вых т стар деши матр жать транзИзобретение относится к вычислительной технике, а именно к быстродействующим логическим схемам, и может быть использовано в полупроводниковых запоминающих устройствах,Целью изобретения является упрощение дешифратора,На чертеже представлена электрическая схема дешифратора адреса,Устройство содержит ячейки 1, каждая из которых состоит из диодов 2 группы, резисторов 3 группы, резистора 4, диода 5, ключевых транзисторов, б, опорного транзистора 7, источника 8 тока, матрицы из диодов 9, выходы 10, шину 11 нулевого потенциала, шину 12 питания, опорный вход 13, прямые 14 и инверсные 15 входы второй группы, прямые 16 и инверсные 17 входы первой группы.Устройство работает следующим образом.Рассмотрим дешифратор адреса, управляемый четырьмя разрядами входных переменных, К вхбдам 14-1приложена кодовая комбинация входных переменных (0000), где к прямым входам 17 и 14 первой и второй групп приложена комбинация входных переменных (0000), а к инверсным входам 16 и 15 - комбинация входных переменных (1111). Тогда с учетом состоянля сигналов на входах 16 и 17 гпервой группы на базах ключевых транзисторов б первой и второй ячеек 1 и на базе ключевого транзистора 6 третьей ячейки 1 устанавливается высокий потенциал, а на базах всех остальных ключевых транзисторов б устанавливается низкий потенциал. Это приводит к тому, что токи трех источников 8 тока замыкаются в эмиттеры ключевых транзисторов б первой, второй и третьей ячеек 1, в дальнейшем, распределяясь между диодами 2 и 5,обеспечивают падение потенциалов нэ резисторах 3 и 4 в трех ячейках 1, Это приводит к томучто на первых двенадцати выходах 10 дешифратора устанавливается низкий потенциал, Ток четвертого источника 8 тока замыкается в эмиттер опорного транзистора 7 четвертой ячейки 1 и в последующем в шину 12 питания. Исходя из распределения потенциалов на входах 14 и 15, где на прямых входах 14 низкий потенциал, а на инверсных 15 высокий, и наличия низкого потенциала на выходах 10 первых трех ячеек 1, можно заключить, что ток входных источников сигнала не замыкается в катоды диодов 9 первых трех ячеек 1, так как все диоды 9 заперты, а распределяется между диодами 9 четвертой ячейки 1. При этом ток входных источников сигнала распределяет 5 10 и 5 30 35 40 ячейки 1 и выбору первого выхода 10 дешифратора.Формула изобретения Дешифратор адреса, содержащий ячейки, каждая из которых состоит из источника тока, ключевых транзисторов, опорного транзистора, гоуппы резисторов, матрицы из диодов, аноды которых подключены ксоответствующим разрядным шинам матрицы, а катоды - к соответствующим адресным шинам матрицы. эмиттер опорного транзистора соединен с эмлттерами ключевых транзисторов, коллектор соединен с первыми выводами резисторов группы и подключен к шине питания дешифратора, к шине нулевого потенциала которого подключены первые выводы источников тока всех ячеек дешифратора, базы опорных транзисторов ся между диодами 9 четвертой ячейки 1, соединенными с прямыми входами 14, что обеспечивает низкий потенциал на первыхтрех выходах 10 и высокий потенциал на четвертом выходе 10 четвертой ячейки 1, который является выбранным выходом 10 полного дешифратора адреса При смене кодовой комбинации адреса, например, по входам 16 и 17 первой группы прикладывается кодовая комбйнация (11), т.е. к прямым входам 17 и ри клады вается высокий поте н. циэл, э к инверсным 16 - низкий, это обес-печивает выбор другой ячейки 1, в которой ток источника 8 тока замгякается в эмиттер опорного транзистора 7. Таким образом, выбрана первая ячейка 1, ток первого источника 8 тока не протекает в катоды диодов 2 и 5 первой ячейки 1 соответственно не влияетна выходной потенциал выходов 10 первой ячейки 1, Ток же четвертого источника 8тока, протекая через ключевые транзисторы 6 четвертой ячейки 1, диоды 2 и 5 обеспечивает низкий потенциал на выходах 10 четвертой ячейки 1.Так как потенциалы на входах 14 и 15 не изменились, следовательно, ток входных источников сигнала распределен по диодам 9, как и в первом случае, обеспечивая выбор четвертого выхода 10 первой ячейки 1 и соответственно полного устройства. При изменении кодовой комбинации входных переменных на информационных входа 14 и 15 второй группы, например, на (11), что прлводит к вь 1 сокому потенциалу на прямых входах 14 и низкому на инверсных входах 15, происходит перераспределение тока входных источников сигнала между диодами 9 первой ячейки 1, а именно ток замыкается в катоды диодов 9, соединенные с инверсными входами 15, что приводит к установлению низких потенцлалов на втором, третьем и четвертом выходах 10 первойСоставитель С.КоролевТехред М.Моргентал Корректор М.Кучерявая Редактор Г.Гербер Заказ 3218 Тираж 316 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 всех ячеек объединены и являются опорным входом дешифратора, вторые выводы резисторов групп ячеек являются выходами дешифратора. базы соответствующих ключевых транзисторов ячеек объединены и являются соответствующими входами первой группы дешифратора, отл и ч а ю щи й с я тем, что, с целью упрощения дешифратора адреса, каждая ячейка содержит группу диодов, диод и резистор. первый вывод которого подключен к шине питания дешифратора, а второй соединен с анодом диода, катод которого соединен с коллекторами ключевых транзисторов ю катодами диодов группы, аноды которых соединены с вторыми выводами соответствующих резисторов 5 группы и подключены к соответствующим. разрядным шинам матрицы иэ диодов, второй вывод источника тока соединен с эмитте ром опорного транзистора, соответствующие адресные шины матриц 10 иэ диодов всех ячеек дешифратора объединены и являются соответствующими входами второй группы дешифратора.