Ячейка многотактного дешифратора

ОПИ АНИЕ ИЗОБРЕТЕНИЯ Союз Советских Социалис 1 ических РеспубликК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Зависимое от авт, свидетельстваЗаявлено 06 ЛУ,1971 ( 1643345/18-24) М. Кл. б 06 5/00 соединением заявкииоритет сударстеенныи камитет авета Министров СССР па делам изобретенийи открытий Опубликовано 21 Х 1.1973. Бю Дата опубликования описани тень2 УДК 681.325.53(088.8).Х.1973 второбретени В. К. Терещенко Заявитель Научно-исследовательский, проектно-конструкторски технологический институт комплектного электроприв ЯЧЕЙКА МНОГОТАКТНОГО ДЕШИФРАТОРА вычислитического о для исэлемента рирования Изобретение относится к областительной техники и систем автомапоиска информации и предназначенпользования в качестве базовогоустройств последовательного дешиф(многотактных дешифраторов) .Известно устройство для автоматического однозначного поиска информации, выполняющее последовательное дешифрирование, для которого используются входные многоразрядные регистры (для промежуточного запоминания символов входного алфавита), входные дешифраторы и дешифрирующая матрица. Для запоминания одного символа входного алфавита здесь требуется несколько двоичных запоминающих элементов, причем основное запоминание производится в оперативном запоминающем устройстве (ОЗУ) информационной машины, что требует обращения к ОЗУ в процессе дешифрирования и потому снижает быстродействие устройства.Предложенная ячейка многотактного дешифратора отличается тем, что первый вход первой схемы совпадения соединен со входной шиной данной ячейки, а второй вход этой же схемы совпадения соединен с выходами усилителей предыдущих ячеек многотактного дешифратора, выход усилителя данной ячей ки соединен со входом второй схемы совпадения этой же ячейки и со входами первых схем совпадения последующих ячеек, выход схемы ИЛИ соединен с нулевым входом входного триггера, а входы соединены с нулевыми выходами входных триггеров после дующих ячеек, нулевой выход входного триггера данной ячейки соединен со входами схем ИЛИ предыдущих ячеек.Это позволяет упростить ячейку в результате использования только одного элемента па мяти для запоминания символа входного алфавита, расширить функциональные возмож= ности многотактного дешифратора путем расширения словаря в процессе эксплуатации информационной машины, повысить быстродей ствие многотактного дешифратора в результате исключения обращений к ОЗУ машины.На чертеже изображена схема предложенной ячейки.Ячейка содержит схему совпадения 1, вхол ной триггер 2, усилитель 8, схему совпадения4, выходной триггер 5, схему ИЛИ б, вхол 7 разрешение дешифрации, который соединен с выходами усилителей 3 предыдущих ячеек, входную шину 8, по которой подается 25 сигнал символ входного алфавита, вход 9сигнала пробел (окончание слова), вход 10 сигнала сброс, выход 11 сигнала обратной связи, соединенный со входами схем ИЛИ б предыдущих ячеек, выходы 12 сигналов 30 разрешение дешифрации лля последующих387359 Составитель В, ИгнатущенкоТехред Т. Курилко Редактор А. Бер Корректор В. БРыксина Заказ 2811113 Изд. ЛЪ 719 Тираж 647 Подписное ЫНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий Москва, К, Раушская наб д, 4/5Типография, пр. Сапунова, 2 3ячеек, прямой и инверсный выходы 13 и 14, входы 1 о сигналов обратной связи с последующих ячеек.Ячейка работает следующим образом.В исходном состоянии оба триггера 2 и 5 ячейки находятся в нулевом состоянии, а на входе 7 разрешение дешифрации сигнал отсутствует. Тогда при поступлении сигналов (в любом порядке) на шину 8 и входы 9 и 10 ,состояние ячейки не изменяется.Нормальный рабочий цикл ячейки обеспечивается последовательной подачей на нее сигналов разрешение дешифрации по входу 7, символ входного алфавита по шине 8, пробел по входу 9После перовых двух сигналов (один из которых является потенциальным, а второй - импульсным) триггер 2 установится в единичное состояние, и на выходах 12 появятся сигналы разрешение дешифрации для,всех последующих ячеек, а на предыдущие ячейки через выход 11 поступит импульсный сигнал обратной связи. Таким образом, при срабатывании данной ячейки оказываются сброшенными входные триггеры 2 всех предыдущих ячеек.После сигнала пробел ячейка выдает выходные сигналы (через выходы 13 и 14), которые могут долго сохраняться выходным триггером о, Последний может быть сброшен в исходное состояние только сигналом сброс че.рез вход 10. Предмет изобретения5Ячейка многотактного дешифратора, содержащая первую и вторую схемы совпадения, выходы которых соединены с единичными входами входного,и выходного триггера соответ ственно, усилитель, вход которого соединен сединичным выходом входного триггера, схему ИЛИ, отличающаяся тем, что, с целью упрощения ячейки, повышения быстродействия и расширения функциональных возможностей 15 многотактного дешифратора, первый вход первой схемы совпадения соединен со входной шиной данной ячейки, а второй вход этой же схемы совпадения соединен с выходами усилителей предыдущих ячеек многотактного де шифратора, выход усилителя даиной ячейкисоединен со входом второй схемы совпадения этой же ячейки и со входами первых схем совпадения последующих ячеек, выход схемы ИЛИ соединен с нулевым входом входного 25 триггера, а,входы соединены с нулевыми выходами входных триггеров последующих ячеек, нулевой выход входного триггера дан,ной ячейки соединен со входами схем ИЛИ предыдущих ячеек.