Устройство для сопряжения процессора с многоблочной памятью

(5 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯ а К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР М 1388876, кл. 6 06 Р 12/00, 1986,Микропроцессорные средства и системы, 1988, М 4, с. 87 - 88.(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С МНОГОБЛОЧНОЙ ПА- МЯТЬЮ ЯО 1674139 А 1(57) Изобретение относится к вычислительной технике и может быть использовано для пересылок информации между внешними запоминающими устройствами. Целью изобретения является повышение быстродействия устройства при пересылках массивов информации, Усройство 1 содержит контроллер 2 прямого доступа к памяти, группу сумматоров 3, группу из 0 регистров 4, регистр 5, блок 6 управления, шину 7 адреса, шину 8 данных, Процессор 9, программируя контроллер 2, позволяет выполнить пересылку массивов информации между блоками 10. 11 памяти. 1 ил.Изобретение относится к области вычислительной техники и может быть использовано для пересылки информации между внешними запоминаощими устройствами,Целью изобретения является повышение быстродействия устройства при гереСылке массивов информации.На чертеже представлена функциональная схема примера реализации устройства. Устройство 1 содержит контроллер 2 прямого доступа к памяти РПДГ), группу из Ь сумматоров 3, где О - количество адресуВмых блоков па в группе дспслнительнь,х, группу из О регистров 4, регистр 5, блок б управления, шину 7 адресэ, шику 8 данных, Кроме того, на чертеже показаны процессор 9, блок 10 памяти и группа дополнительных блоков 11 памяти,УстройстВо рабста 8 т следу 1 сщим сбраВсм,Для передачи массива информации разМером в Б+ байт, например из первого дополнителького блока в О-й блок памяти, Процессор 9 записывает в соответствующие регистры 4 базовых адресов начальные адреса А 1 и АО массивов в первом и О-м блоках, а в регистр 5 - код КОД 1/О, Относящийся к выбракной паре рабочих блоков памяти. Затем процессор 9 програй - мирует контроллер прямого доступа к памяти, т.е. задает начальный адрес пересылаемого массива (в данном случае сн равен нулю), вводит значеки: счетчика циклов, соответствующего передаче Б байт и ,устанавливает работы (запись или чтение), относящийся к блоку памятис меньшим по;рядковым номером, По скончании программирования контроллер 2 сообщает процессору 9 о занятии системной магистрали и, получив разрешение, формирует сигнал режима адресации 1 РА), запрещающий выполнениедругих операций, Затем он начинает выдавать на шину адоеса системной магистрали последовательность возрастающих адресных кодов, начиная с нулевого значения, которые суммируются с уставками А 1, АО и направляются ка адоесные входы выбранной йары блоков памяти. При каждом обращении иэ первого блока 11 на шину 8 данных выводится соотвстствуюшая информация и переписывается в О-й блок по адресу АОК, где К = 0,1,2 Б. Когда заданный массив будет первдан в О-й блок до конца, контроллер 2 снимает сигнал РА и передаст управление процессору 9:Пересылка инфгрмации из основнсгс блока 10 памяти В дополнительный блок 11,Р 25 30 ср Э с 40 4 г;50 Я 1:) например 11 - 1, и наоборот, осуществляется аналогичным образом, за искгючением следующего: в регистр 4 - 1 записывается код, равный разности чисел А 1 и АО, обозначающих.начальные адреса массивов памяти в блоках 11-1 и 10 соответственно, т,е, А 1 - О =. А 1 - АО; при программировании контроллера 2 в его память вводится начальный адрес АО массива информации, выводимого из блока 10; контроллер 2 начинает формирование адресного кода ке снулевого значения, а с кода А 1-О; адоес обращении к блоку 11 - 1 памяти в каждой операции пересылки данных устакаВлиВэ 8 тся сумматором 3-1 по сумме кодов АО+К) и А 1 - О, где К = 0,1,2 Б,Формула изобретения Устройство для сопряжения процессорас многсблсчнсй память.с, содержашее контроллер прямого доступа к па эяти и блок управления, причем входы-выходы признаков чтения, записи и режима адресации устройства гсдкл ючен ы к одноименным входам-выходам контроллера прямого доступа к памяти и к одноименным входам блока управления, адресный вход-выходустройства годключен к адресному входу-выходу контроллера прямого доступа к памяти и к первсму информациснкому входу блока управления, отл и ча ю щ ее ся тем, что, с целью повышения быстродействия устройства при пересылке массивов информации, в него введены гругпа из О сумматоров, где О - количество адресуемых блоков памяти в группе дополнительных, группа из О регистоов и регистр, причем адресный вход-выход устройства подключен к входам первых слагаемых всех сумматоров груп ы, К-й вход выборки группы устройства (К1 О) подключен к входу разрешения записи К-го регистра группы, информационный выход которого подключен к входу второго слагаемого К-го сумматора группы, выход которого является К-м адресный выходом группы устройства, вход данных которого подключен к информационным входам всех регистров группы и к информационному входу регистра, выход которого подключен к второму информационному входу блока управления, первэя и вторая группь выходов которого являются группой выходов Выборки и группой выходов признако 1 э записи-чтения устроЙствэ ссстветств 8 ннс, вход Выборки устройстВВ подключен к ьходу разрешения записи р,; - гистра. установочный вход устройства подключен к входам признаков записи всех регистров группы и к входу признака записи регистра, первый и второй выходы блока1674139 Составитель А. МишинРедактор О, Спесивых Техред М.Моргентал Корректор М, Максимишинец Заказ 2923 Тираж 381 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 управления являются выходами выборки.и признака записи-чтения устройства соответственно, вход подготовки и выход запроса которого подключены к входу пуска ивыходу запроса контроллера прямого доступа к памяти соответственно.