Устройство для контроля хода программ

СОЮЗ СООЕТОЧИХРЕСПУБЛИК О 06 Р 1/28 САНИ РЕТЕНИЯсаиФтвъству АВ 16ергетическнй инсти(5 ДЛЯ КОНТРОЛЯ ХО 7) Изобретение от ительной технике и льзовано для конт ограмм в вычислит к вычи сбыть исполнения ит зе ля ел си сте мах,Л ый КОмитетЩ асююзнв и щннмтГВэи 3 ННТ СОСР(56) Авторское свидетельство СССРИф 1427367, кл 0 06 Р 11/00, 1987Автоматизация проектирования микропроцессорных устройств Минск,1 986 са 68 73 Целью изобретения является повышениедостоверности контроля и расширениеобласти приводнения устройства засчет использования его в существунгщих вычислительных системах, Устройство содержит первый регистр 1 адреса, блок памяти 2, второй регистр Эсигнатур, счетчик 4 команд, сигнатурный анализатор 5, блок сравнения6, первый 7 и второй 8 триггеры, первьй 9 и второй 1 О формирователи импульсов, первьй 1, второй 12, третий 13 н четвертый 19 элементы И,Устройство позволяет обнаруливатьсбои, приводящие к зацикливанию илистанову процессора, эа счет указавя количества адресов во фрагментерограммы и осуществления контроляпо истечении требуемого количестваадресах переходов, 1 ип,20 45 Изобретение относится к вычиспительной технике и может быть испольэовано для контроля выполнения программ в вычислительных системах,Цель изобретения повьппение достоверности контроля,На чертеже изображена схеиа устройства для контроля хода программ.Устройство содержит первый ре(гистр 1 адреса, блок 2 памяти, второи регистр 3 сигнатур, счетчик 4команд, сигнатурный анализатор 5,блок Ь сравнения, первый 7 и второй8 триггеры, перый 9 и второй 10 формирователи импульсов, первый 11, второй 12 н третий 13 элементы И, адресные входы 4 (шина адреса), тактовыйвход 15 (строб адреса), вход 16сброса, выход 17 признака ошибки,группу информационных выходов 18 адреса начала фрагмента контролируемойпрограммы и четвертый элемент И 19,а также выход 20 признака записи,выход 21 признака эталонных сигнатур 25и жход 22 признака количества команд во фрагменте блока 2 памяти,Устройство основано на ассоциатирном принципе определения адреса начала фрагмента и его длины, Вся об 30ласть памяти, занииаеиая програимой,разделяется на фрагменты, соответст"вующие подпрограммам и отдельнымчастям подпрограмм без разветвлений,Начальные адреса этих фрагментовфиксируются в блоке 2, который может представлять собой программируемую логическую матрицу (ПЛИ) типа556 РТ 1 (при нескольких десятках начальных адресов) либо может бытьсобран на адресных БИС (сотни-тысячиадре сов ) .Устройство работает следукзции образом,11 ри включении питания сигнал"Сброс" на входе 16, устанавливаетуровень "О" на выходах триггера 8 исигнатурного анализатора 5, а на выходе триггера 7 - уровень "1"Пои реннему фронту тактового сигналана входе 5, поступающего на входэлемента И 11, на выходе последнегопоявляется "1", что ведет к переклнгчению элемента И 19 в состояние "1",вследствие чего адрес качала, фрагмента, выставляеиый микропроцессором(не показан) на шине 14 адреса фиксируется в регистре 1 и затем поступает навходы блока 2На выходах блока 2 формируются следующие признаки фрагмента программы: признак записи начального адреса фрагмента(выход 20); эталонная сигнатура последовательности адресов фрагмента(выход 21) и количество адресов вофрагменте (выход 22),При появлении признака записи наисходе 20 на выходе элемента И 12формируется единичный сигнал записисигнатуры (21) в регистр 3 сигнатури количества команд (22) в счетчик 4Одновременно по переднему фронтустроба адреса (15)текущий адрес принимается на сигнатурный анализатор5Также по данному фронту стробаадреса (15) на выходе формирователя9 импульсов появляется " 1", устанавливающая триггер 7 в состояние "0",осуществляя блокировку элемента И 1211 о каждому следующему стробу адреса (15) происходит вычитание содержимого счетчика 4 и формированиесигнатуры в анализаторе 5 до появления сигнала отрицательного переполнения счетчика 4По заднему фронтуэтого сигнала в триггере 8 фиксируется результат сравнения сигнатур,поступающий с выхода блока 6 сравнения, сфоржрованный в результатесравнения эталонной сигнатуры из регистра 3 и текущей сигнатуры иэ аналиэатора 5С задержкой, достаточнойдля установки триггера 9, формирователь 10 иипульсов выдает нулевой сигнал сброса сигиатурного анализатора5 и установки в состояние "1" триггера 7, подготавливая устройство к обработке следующего фрагмента програмзы, В случае несравнения сигнатур инверсный выход триггера 8 устанавливается в "О", блокируя черезэлеиент И 1 работу устройства, причеи на выходе 7 присутствует единичный признак овибки, а на выходах 18 адрес начала фрагмента, в которомпроизошла ошибка,Из описания работы устройства следует, что при выходе на начальныйадрес фрагмента, зафиксированньй вблоке 2, необходимо указать точноеколичество адресов во фрагменте, Следовательно, контролируемая программадолжна удовлетворять следуизцнм условиям;отсутствие косвенной адресации(т,е, адрес следующего обращения зависит только от выполнения условий и30 35 45 Составитель: М,ИвановТехред М,Дндык Редактор,Л,Пчолинская Корректор Н Король Заказ350 Тираж 48 Подпи сное ВИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д, 4/5Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина,101 5 6459не зависит от формируемого содержимого регистра ипи памяти);отсутствие циклов с неопределенным заранее количеством повторений5в цикле,Таким образом, использование предлагаемого устройства для контроляхода программ в вычислительных системах позволяет обнаруживать сбои,приводящие к зацикливанию или останову процессора, эа счет указанияколичества адресов но фрагменте иосуществления контроля по истечениитребуемого количества адресных переходов, Устройство может быть использовано в эксплуатирующихся нычислительных системах за счет простогоподключения к адресной шинеИспользование устроиства позволяет увели- щчить достоверность контроля, так какобнаруживает сбои, приводящие к зацикливанию ипи останову,формула изобретения 25 Устройство для контроля хода программ, содержащее блок памяти, два регистра, сигнатурный анализатор и блок сравнения, причем группа информационных входов первого регистра является группой информационных входов устройства,цпя подключения к шине адреса контролируемой ны числительной системе, группа выходов сигнатурного анализатора соединена с первой группой входов блока сравнения, о т л и ч а ю щ е е с я тем, что, с целью понышения достонерности контроля, оно дополнительно содержит счетчик, два триггера, два формирователя импульсов и четыре элемента И, причем выход первого триггера соединен с перными входами первого и второго элементов И, первый вход третьего элемента И является тактовым входом устройства, второй вход третьего элемента И подключен к инверсному вькоду второго триггера,59 6прямой выход которого является ныходом признака ошибки устройства, выход третьего элемента И соединен свторым входом второго элемента И,входом первого формирователя импульсов, тактовым входом сигнатурногоанализатора, установочный вход которого объединен с установочным входомпервого триггера и подключен к выходу четвертого элемента И, первыйвход которого объединен с входомсброс а вто ро го т ри гг ер а и я в ля ет сявходом сброса устройства, второйвход четвертого элемента И подкв 1 ченк ныходу второго формирователя импульсов, вход которого объединен стактоным входом второго триггера иподключен к выходу переполнения счетчика, установочный вход которогообъединен с тактовым входом второгорегистра и соединен с выходом первого элемента И, второй вход которогосоединен с выходом признака записиблока памяти, группа адресных входовкоторого подключена к группе раэ ря дных выходов первого регистра, которые являются группой информационныхвыходов устройства для считыванияадреса начала фрагмента контролируемои программы, выход второго элемента И соединен с тактовым входом первого регистра, выход первого фориирователя импччьса соединен с тактовыьывходами первого триггера и счетчика,группа входов параллельной загрузкикоторого соединена с группой выходовпризнака количества команд но фрагменте программы блока памяти, группанаходов признака сигнатуры фрагментакоторого соединена с группой информационных входов второго регистра, группа разрядных выходов которого соедииена с второй группой входов блокасравнения, выход которого соединен синформационным входом второго триггера, информационный вход первого триггера подключен к шине нулевого потенциала,