Преобразователь двоично-десятичногокода b двоичный

ОП"ИС Сфез Советскик Сфциалистическик Реслублик(22) Заяалено 05. 04. 79(21) 2748264/18-24с присоединением заявки Ио -(5)М. Кл.3 6 06 Г 5/02 осударствениыЯ комитет СССР во аелам нзобретенкй н откоытвЯ(72) Авторы. изобретения А. Е. Иарютин и Б. С. Демченко Краснодарский ордена Трудового Красного Знамени завод электроизмерительных приборов(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДАВ ДВОИЧНЫЙ Недостаток преобразователя - низкое быстродействие, связанное с необ.ходимостью трех тактов для преобразования одного десятичного разряда, и наличие сложного блока управления.Цель изобретения - увеличениебыстродействия преобразователя и его упрощение. Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении двоично-десятичных преобразователей.Известен преобразователь двоичнодесятичного кода в двоичный, содержащий регистр числа, блох управления, переключатель эквивалентов, первое и второе запоминающее устройства О хранения эквивалентов, два сумматора и два регистра, группу элементов И и счетчик переносов 11.Недостаток преобразователя - низкое быстродействие, связанное с по следовательным принципом работы, а также наличие сложного блока управления.Наиболее близким к предлагаемому по технической сущности является 20 преобразователь двоично-десятичных чисел в двоичные, содержащий регистр тетрады, переключатель эквивалентов, первый блок хранения двоичных экви.валентов, накапливающий сумматор, 25 выход которого является выходом преобразователя, а первый вход соединен с выходом первого блока хранения двоичных эквивалентов, информационный вход регистра тетрады соединен 30 с информационным входом преобразователя, управляющий вход которого сое" диненс управляющими входами регистра тетрады и переключателя эквивалентов 21 .Кроме того, данный преобразователь содержит блок управления и блох сдвига. Поставленная цель достигается л счет .того, что в преобразователь двоично-десятичного кода в двоичный, содержащий регистр тетрады, переключатель эквивалентов, первый блок хранения двоичных эквивалентов, накапливающий сумматор, выход которого является выходом преобразователя, а первый вход соединен с выходом первого блока хранения двоичных эквивалентов, информационный вход регистра тетрады соединен с информационным входом преобразователя, управляющий вход которого соединен с управляющими входами регист,а тетрады и переключателя эквивалентов, введен второй блок хранения двоичных эквивалентбв, два младших разряда адресного входа которого соединены с выходами двух старших разрядов регистра тетрады, .выходы двух младших разрядов которого соединены с двумя младшими разрядами адресного входа первого блока хранения двоичных экви-валентов, старшие разряды адресного входа первого и второго блоков хра-нения двоичных эквивалентов соединены с выходами переключателя эквивалентов, выход второго блока, хране ния двоичных эквивалентов соединен со. вторым входом накапливающего сум" матора.На чертеже представлена блок-схема предлагаемого преобразователя. 3Преобразователь содержит регистр.1 тетради, выполненный по схеме спараллельным приемом инФормации,переклвчатель 2 эквивалентов, которыйможет быть выполнен, например, надвоичном счетчике, первый 3 и второй 4 блоки храиеийя двоичных эквивалентов, выполиейиые, например, ввиде полулроводниковых запомииакщихустройств или диодныхшифраторов,накапливающий сумматор 5, управляющий вход б, инФормационный вход 7и выход 8 двулично-десятичного преобразователя. Первый и второй разряды выхода регистра 1 тетради соеди нены, соответственно, с первым и вто- Эфрым адресными входами первого 3 блока хранения двоичных эквивалентов,третий и четвертый разряды вьсхода регистра 1 тетрады соединены с первым и вторым адресными входами второ- Щго 4 блока хранеНия двоичных эквивалентов. Число раэярдов переключателя 2 эквивалентов определяется количеством десятичных разрядов преобраэуемого числаВыкод переключа.теля 2 эквивалентов подключен к старшим разрядам адресных входов первого3 и второго 4 блоков хранения двоич-ных эквивалентов.: Выходы первого 3 и второго 4 блоков хранения двоичных эквивалентов соединены, соответственно:, с первым и вторым входами накапливающего сумматора 5, Количество двоичных разрядов на выходе первого 3 и второго 4 блоков хранения двоичных эквивалентов, а также 55 разрядность накапливающего сумматора 5 определяетсячислом двоичных раз. рядов, содержащихся в двоичном эквиваленте старшего разрядапреобразуемого десятичного числа. ЬОПредлагаемый преобразователь рабо. Тает следующим образом.Преобразуемое число в двочнно-десятичномкоде через вход 7 поразрядно поступает.на вход регистра 1 тет рады. При этом каждый разряд исходного числа представлен в виде двух слагаемых"(А + В) 10 С, где А можетбыть любым из чисел 1, 2 и 3, а Вчислом 4 или 8,К - номер десятичного разряда.Одновременно с подачей кода навход б на управляющий вход регистра1 тетрады н счетный вход переключателя 2 эквивалентов поступает управляющий импульс. Двоично-десятичный код преобразуемого числа запоминается на регистре. 1 тетрады, а наего выходе Фон"ируются младшие разряды адресов выбора двоичных эквивалентов слагаемых преобразуемогоразряда, где А может быть представленодвоичным кодом 10, 01 и 11,В - двоичным кодом 10, 01. На выхоцепереключателя 2 эквивалентов формиру"ются старшие разряды адресов, Такимобразом, .адрес двоичного эквивалента первого слагаемого определяется номером разряда десятичногочисла и двумя младшими двоичнымнразрядами числового значения преобразуемой циФры, а адрес двоичногоэквивалента второго слагаемого определяется номером разряда и двумястаршими двоичными разрядами преобразуемой циФры. Первый и второй адреса выбора двоичных эквивалентовпоступают на входы соответственно,первого Э и второго 4 блоков хранения двоичных эквивалентов, Двоичныеэквиваленты первого слагаемого хранятся в первом 3 блоке хранения двоичных эквивалентов (три двоичныхэквивалента на десятичный разрядпреобразуемого числа), двоичныеэквиваленты второго слагаемого хранятся во втором 4 блоке хранениядвоиччых эквивалентов (два двоичныхэквивалента на десятичный разряд).Выбранные двоичные эквивалентв виде слагаеьых А10 и В 10поступают параллельным кодом на вход.накапливающего сумматора 5. Преобразование одного двоично-десятичного разряда производится за один такт.Подобным же образом происходит преобразование каждого последующегодвоично-десятичного разряда, до техпор, пока не будут преобразованывсе двоично-десятичные разряды исходного числа, а в накапливающемсумматоре 5 не сФормируется искомоедвоичное число, которое считываетсяс выхода преобразователя 8. Общеевремя преобразования (Т) К-разрядного двоично-десятичного числа опре"деляется выражением Т = К С, где- длительность такта,Использование второго 4 блокахранения двоичных эквивалентов иразделение на две функциональныечасти регистра 1 тетрады в совокуп-,ности с новыми связями упрощает про.грамму управления преобразованием,798800 Составитель М. Аршавскийедактор В. Еремеева . ТехредТ.Маточка Корректор,М. Демч По митета ССС и открыти кая наб.,исно иал ППП фПатент", г. Ужгород, ул. Проектная, 4Ъ позволяет исключить ряд элементов(блок управления, сдвигатель) и по.высить быстродействие преобразова"теля, вести преобразование в реаль".ном масштабе, времени, что расширяетвозможности его применения как привводе, так и при обработке информации. Формула изобретенияГПреобразователь двончно-десяти%" ного кода в двоичный, содержащий регистр тетрады,переключатель эквивалентов, первый блок хранения двоичных эквивалентов, накаплива- И кщий сумматор, выход которого является выходом преобразователя, а первый вход соединен с выходом первого блока хранения двоичных Экви" валентов, информационный вход регнст- Щ ра тетрады соединен с информацион; ным входом преобразователя, управляющий вход которого соединен с управляющими входами регистра тетрады и переключателя эквивалентов, о тл и ч а ю щ и й с я тем, что, с. Заказ 10047/65 Тираж 756 ВНИИПО .Государственного ко по делам Изобретений 113035, Москва, Ж, Раушцелью увеличения быстродействияпреобразователя и его упрощения, внего введен второй блок хранениядвоичных эквивалентов, два младшихразряда адресного входа которогосоединены с выходами двух старшихразрядов регистра тетрады, выходыдвух младших разрядов которого соединены с двумя младшими разрядамиадресного входа первого блока хранения .двоичных эквивалентов, старшиеразряды адресного входа первого ивторого блоков хранения двоичныхэквивалентов соединены с выходамипереключателя эквивалентов, выходвторого блока хранения двоичных эквивалентов соединен со вторым вхоаом чакаплнвакщвго сумматора,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРМ 656052, кл, С 0 б Г 5/02, 1977. 2, Авторское свидетельство СССРВ 572781, кл. С 06 Г 5/02, 1975