Параллельный асинхронный регистр

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧГСКИРЕСПУБЛИК 91 (11 24530 151)5 6 11 С 19/О ИСАНИ РЕТЕН ИДЕТЕЛЬСТ К АВТО М ГОСУДАРСТВ Е ННЫ И КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(71) Ленинградский электротехнический институт им. В.И. Ульянова (Ленина 1(56) Авторское свидетельство СССР М 583480, кл, 6 11 С 19/00, 1977.Авторское свидетельство СССР В 1354249, кл, 6 11 С 19/00, 1987.(57) Изобретение относится к вычислительной технике и может быть использовано при построении асинхронных цифровых вычислительных машин, С целью у раллельного асинхронного ре жащего ячейки памяти 1 - которых состоит из инвертора го элемента 5, выполненного ном резисторе 6 и функ МОП-транзисторах 7 - 9, элем 21 и управляющий триггер 10, инвертора 11 и логического выполненного на нагрузочн 13, ключевом 14 и функцион МОП-транзисторах, в регист мутационный элемент на МОП 22, затвор которого является в решения записи в регистр, а в ра 11 управляющего триггера прощения пагистра,содер, каждая из 4 и логическона нагруэочциональных ент ИЛИ - НЕ состоящий из элемента 12, ом резисторе альных 18-20 р введен ком-трзнзисторе ходом 24 разыход инверто - выходом 23 индикации записи. 1 ил.555 Изобретение относится к вычислительной технике и может быть использовано при построении асинхронных цифровых устройств.Целью изобретения является упрощение регистра.На чертеже приведена схема предложенного регистра.Регистр содержит ячейки памяти 1 - 3, каждая из которых состоит из инвертора 4 и логического элемента 5, выполненного на нагрузочном 6 и первом 7, втором 8 и третьем 9 функциональных МОП-транзисторах, управляющий триггер 10, состоящий из инвертора 11 и логического элемента 12, выполненного на нагрузочном 13, ключевом 14 и группах 15 - 17 из трех функциональных МОП - транзисторах 18-20, элемент И - НЕ 21 и коммутационный элемент на транзисторе 22. На чертеже показаны также выход 23 индикации записи, вход 24 разрешения записи, информационные входы 25-27 ячеек памяти, шина 28 питания, шина 29 нулевого потенциала,Вход 24 и выход 23 являются управляющими.Параллельный асинхронный регистр работает следующим образом.В начальном состоянии на управляющем входе 24 регистра имеется низкий потенциал, в результате чего транзистор 22 находится в закрытом состоянии и на выходах элементов 5 ячеек 1 - 3 также будут высокие потенциалы, на выходах их инверторов 4 - низкие потенциалы, на выходах элемента ИЛИ - НЕ 21 - высокий потенциал, который открывает транзистор 14 и устанавливает на выходе элемента 12 низкий потенциал, а на выходе инвертора 11 - высокий,После того как на информационные входы 25 - 27 ячеек памяти 1 - 3 поступают однофазные сигналы, соответствующие значениям разрядов записываемого кода, на управляющий вход 24 регистра подается высокий потенциал, который приводит к появлению нулевого значения на выходе элемента ИЛИ-НЕ 21, в результате чего транзистор 14 переходит в закрытое состояние. Кроме того, высокий потенциал на входе 24 открывает транзистор 22 и на вход элемента 5 каждой ячейки памяти поступает низкий потенциал, е результате на его выходе устанавливается значение, противоположное значению на соответствующем информационном входе 25-27, что приводит к появлению на выходе инвертора 4 каждой ячейки значения, совпадающего со значениями на соогветствующем информа 5 10 15 20 25 30 35 40 45 50 ционном входе 25-27, Кроме того, если на выходе инвертора 4 и соответствующем информационном входе - значение нуль, то транзисторы, подключенные к этим входам в элементе 12, закрыты, что препятствует прохождению низкого потенциала на выход элемента 12. В результате на выходе элемента 12 появится высокий потенциал, а на выходе инвертора 11 и управляющем выходе 23 - низкий потенциал, что свидетельствует о завершении переходных процессов при записи кода в регистр и установке парафазного кода на выходах инверторов 4 и элементов 5 ячеек памяти 1 - 3,Заметим, что низкий потенциал на управляющем выходе 23 регистра закрывает транзисторы 9 и делает нечувствительными ячейки памяти 1-3 и управляющий триггер 10 к изменению значений сигналов на информационных входах 25-27 (отсекает регистр от информационных входов).После этого произвольным образом могут изменяться сигналы на информационных входах 25-27 ячеек памяти 1 - 3 с тем, чтобы к моменту следующей записи кода в регистр на этих входах были установлены значения, соответствующие разрядам записываемого кода,Перед новой записью кода регистр должен быть возвращен в начальное состояние, для чего на управляющий вход 24 подается низкий потенциал, закрывающий транзистор 22. Это вызывает появление высокого потенциала на выходах элементов 5 ячеек памяти 1-3, затем низкого потенциала на выходах инверторов 4 и, наконец, высокого потенциала на выходе элемента ИЛИ - НЕ 21. В результате на выходе элемента 12 управляющего триггера 10 появляется низкий потенциал, а на выходе его инвертора 11, т. е. на управляющем выходе 23 регистра - высокий потенциал, что свидетельствует о завершении переходных процессов при возврате регистра в исходное состояние,Из сказанного следует, что в предложенном регистре так же, как и в прототипе, при управлении процессом записи информации в регистр и его возврате в исходное состояние с помощью сигнала на управляющем выходе 23 устраняется влияние разброса задержек элементов регистра на его работу. Оценивая сложность параллельного асинхронного регистра числом МОП-транзисторов, необходимых для его реализации, получим (10 п+ 7), где и - число ячеек памяти регистра. В прототипе эта величина составляет (16 п + 17), т, е. имеет место упрощениерегистра для любого и.1624530 Составитель А.ДерюгинТехред М.Моргентал Корректор И.Муска Редактор М,Келемеш Заказ 194 Тираж Подписное 8 НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035. Москва, Ж, Раушская наб 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 Формула изобретения Параллельный асинхронный регистр на МОП - транзисторах, содержащий и ячеек памяти, каждая из которых состоит иэ инвертора и логического элемента, состоящего из нагрузочного и трех функциональных транзисторов, причем сток нагрузочного транзистора соединен с шиной питания регистра, а исток - со стоками первого и второго функциональных транзисторов логического элемента и входом инвертора, выход которого соединен с затвором первого функционального транзистора логического элемента, исток второго функционального транзистора которого соединен со стоком третьего функционального транзистора соответственно, а затвор является информационным входом ячейки памяти, элемент ИЛИ - НЕ и управляющий триггер, состоящий из инвертора и логического элемента, содержащего нагрузочный и ключевой транзисторы и п групп из трех функциональных транзисторов, причем сток и затвор первого функционального транзистора каждой группы соединены соответственно с входом и выходом инвертора управляющего триггера, а исток - со стоком второго функционального транзистора той же группы, затвор которого соединен с выходом инвертора соответствующей ячейки памяти, сток и исток нагрузочного транзистора логического элемента управляющего триггера соединены соответственно с шиной питания и стоком ключевого транзистора, сток нагрузочного транзистора соединен с входом инвертора управляющего триггера, отл и ч а ю щи й с я тем, что, с 5 целью упрощения регистра,в него введемкоммутационный элемент на транзисторе, затвор которого является входом разрешения записи, а исток и сток соединены с шиной нулевого потенциала и истоками 10 первого и третьегофункциональных транзисторов логических элементов каждой ячейки памяти. затворы третьих функциональных транзисторов которых соединены с выходом инвертора управляющего триггера и яв ляются выходом индикации записирегистра, исток и затвор ключевого транзистора логического элемента управляющего триггера соединены соответственно с шиной нулевого потенциала регистра и с выхо дом элемента ИЛИ-НЕ, входы которогосоединены с выходами инеерторов ячеек памяти и с затвором транзистора коммутационного элемента, сток и исток третьего функционального транзистора каждой груп пы логического элемента управляющеготриггера соединены соответственно со стоком и затвором второго функционального транзистора данной группы, исток которого соединен с затвором третьего функционэль ного транзистора данной группы и с затвором второго функционального транзистора логического элемента соответствующей ячейки памяти,