Одноразрядный двоичный сумматор

Изобретение относится к вычислительной технике и может быть всполь -зовано для построения условных сумматоров в цифровых системах, общего испециального назначения.Цель изобретения - упрощение сумматора при реализации его на МДП-транзисторах,На фиг,1 представлена принципиальная схема одноразрядного двоичногосумматора 1 на фиг,2 - пример реализарии многоразрядного условного сумматора с использованием данных одноразрядных двоичных сумматоровСхема устройства (фиг.1) содержитэлемент 1 РАВНОЗНАЧНОСТЬ блок 2 Формирования суммы, блок 3 формированияпереноса, элементы НЕ 4 и 5, входы 6и 7 слагаемьх, входы 8 и 9 переноса,выходы 10 и 11 суммы, выходы 12 и 13нверсии переноса, щины 14 и 15 пи,тания и нулевого потенциала, Блок 2содержит МДП-транзисторы 16"21 р-типаи МДП-транзисторы 22-27 п-типа, Блок3 содержит МДП-транзисторы 28-33 р-типа и МДП-транзисторы 34-39 п-типа,Многоразрядный (16-разрядный) условныйсумматор (Фиг,2) может .быть построениз данных одноразрядных двоичных сумматоров 40, одноразрядных двоичныхсумматоров 41, произвольного видамультиплексоров 42, элементов И-ИЛИ-НЕ43, ИЛИ-И-НЕ 44 и усилителей 45 и46,Сумматор работает следующим об 35разом,оПредположим, что на входах 6 и 7комбинация сигналов "00" или "11",тогда на инверсном выходе элемента 1 щРЯНОЗНАЧНОСТЬ сигнал К;=0 а на прямом выходе - сигнал К,=1, (К =а; +Ь).Транзисторы 16, 22, 29 и 35 закрыты, транзисторы 17 и 23 открыты, навыходах 1 0 и 11 суммы присутствуютсигналы соответствующие сигналам наовходах .8 и 9 переноса (1, и 1;).Состояние выходов 12 и 13 (1; и 1; )определяется только состоянием входов 6 и 7 (а," и Ь), если а;=Ь,=О,то 1; =1; 1 (открыты транзисторы28, 30,и 31; если а,=Ь;=1, то 1,=1 =О (открыты транзисторы 34, 36 и137). При комбинации сигналов на входах 6 и 7 "10", ",01" значение сигналов К, О, К;=1, тогда транзисторы16 и 22 открыты и значения сигналов.она выходах 10 и 11 суммы (Б.=181 1 ), Открыты транзисторы 29 и 35, закрыты транзисторьг 30, 36, 31 и37 и сигналы на выходах 12 и 13+ (а;О+Ь;) 1;Я = 1;.,ЯК;=1;, 3(а;9 Ь;);8 = 1 9 К =1, (+)(а;ЮЬ,).Благодаря наличию,цвух выхоцовосумм Я; и 8, и двух выходов переносов 1. и 1 ф сумматор позволяет(Формировать два комплекта сумм и переносов: один при условии, что входящий в группу перенос равен нулю,а другой при условии, что входящий.перенос равен единице, Таким образам, "предлагаемый сумматор может бытьиспользован при построении условногосумматора (см, фиг,2),Формула изобретенияОдноразрядный двоичный суюазор, содержащий элемент РАВНОЗНАЧНОСТЬ, блок Формирования суммы и блок формирования перекоса, причем входы слагаемых сумматора подключены к.входам элемента РАВНОЗНАЧНОСТЬ прямой и инверсный выходы которого соединены соответственно с первыми и вторыми входами блока формирования суммы и блока Формирования переноса, третьи и четвертые входы которых соединены соответственно с первым,и вторым входами переноса, сумматора, первый и второй выходы блока формирования суммы соединены соответственно " первым и вторым выходами суммы сумматора, первый и и второй выходы блока Формирования переноса соединены соответственно с первым и вторым выходами инверсии пе реноса сумматора, о т л и ч а ю щ и йс я тем, что, с целью упрощения сумматора при реализации его на МДП.-транзисторах, он содержит два элемента НЕ входы которых соединены с соответствующими входами переноса сумматора, а.;выходы соединены соответственно с пятым и шестым входами блока .Формирования суммы, который содержит шесть МДП-транзисторов р"типа и шесть МДП- транзисторов п-типа, причем истоки.В Пд В 12 в Вв 014 В 14 О/5 Вц 0 (5 Составитель В.Березкинедактор Н,Киштулинец Техред Л.,Сердюкова Корректор О.Ц Заказ ВНИИПИ 85 Тираж 56 б. Подписноеосударственного комитета по изобретениям и открытиям при ГКНТ СС113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г,ужго л. Гагарина, 10 5Г первого и второго транзисторов р-типа соединены с шиной питания суммато ра а стоки - с истоками соответственно третьего, четвертого и пятого, шестого транзисторов р-типа, истоки первого и второго транзисторов и-типа соединены с шиной нулевого потенциала сумматора, а стоки - с истоками соответственно третьего, четвертого и пятого, шестого транзисторов п-типа, стоки третьих и пятых транзисторов р- и и-типа соединены с пер/5170 6вым выходом блок а, с токи ч е тв ертыхи шестых транзисторов р- и и-типа соединены с вторым выходом блока, пер- вый вход которого соединен с затворами первого транзистора р-типа ивторого транзистора п-типа, второйвход блока соединен с затворами второго транзистора р-типа и первоготранзистора и-типа затворы третьих,четвертьгх, пятых и шестых транзисторов р- и и-типа соединены с соответствуюшнми входами блока,