Управляемая линия задержки

А 1 СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 114 Н 03 ОПИСАНИЕ ИЗОБРЕТЕНИ С Ю ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ТОРСКОМУ СВИДЕТЕЛЬСТВ 1(54) УПРАВЛЯЕМАЯ ЛИНРЯ ЗАДЕРЖКИ(57) Изобретение относится к импульсной технике, электронике и вычислительной технике и может бытьиспользовано в различных радиотехнических системах при построении управляемых формирователей и генераторов импульсов, электрически перестраиваемых линий задержки, устройств уп,801525 1 2равления и связи между цифровыми об ектами, при разработке схем системы синхронизации БИС/СВИС на КЕПД-стру турах и в синтезаторах частот. Цель изобретения является расширение час тотного диапазона при обеспечении независимой регулировки задержкифронтов сигнала. Управляемая линиязадержки содержит МДП-транзисторы 16, в каждом из К-каскадов задержки7-17-К, входную 8 и выходную 9шины, шину 10 питания, общую шину11, вход 12 и выход 13 каскада, шины14 и 15 управления, блок 16 управления. В предложенном устройстве существенно уменьшены узловые емкостивходной шины и выходного каскада,что увеличивает быстродействие устройства. 2 ил, 1525881использовано в различных радиотехнических схемах при построении управляемых формирователей и генераторов импульсов, электрически перестраиваемых линий задержки, в специальных элементах ЗУ, устройств управления и связи между цифровыми объектами, при разработке схем системы синхронизации БИС/СВИС на КИДП-структурах и в синтезаторах частот.Цель изобретения - расширение частотного диапазона при обеспечении независимой регулировки задержки фронтов сигнала.На фиг. приведена принципиальная схема управляемой линии задержки на КМДП-структурах; на фиг.2 - временные диаграммы, иллюстрирующие работу линии.Управляемая линия задержки (фиг.1) содержит первый 1, второй 2, третий 3, четвертый 4, пятый 5, шестой 6 МДП-транзисторы соответственно р- и п-типа, в каждом иэ К каскадов задержки 7-1 - 7-К, включенных последовательно между входной 8 и выходной 9 ьмнами. Стоки транзисторов 1 и 5, 3 и 6 (2 и 4, см. каскад 7-К) соединены соответственно с шинами питания 10 и общей 11, а между стоками этих транзисторов включены последовательно транзисторы 2 и 4 (параллельно включенные группы транзисторов одинакового типа: 1 и 5, 3 и 6 ,(см. каскад 7-К), чьи затворы образуют вход 12 каскада, а стоки подключены к выходу 13 каскада (для другого варианта включения транзисторов в каскаде, например, для каскада 7-К, затворы транзисторов 2 и 4 также образуют вход каскада 7-К) . Затворы транзисторов 5 и 6 соответственно соединены с шинами 11 и 10, а затворы транзисторов 1 и 3 подключены соответственно к шинам 14 и 15 управления. В качестве схемы 16 управления линии задержки может быть использован, например обычный инвертор (фиг1) или более сложная комбинационная схема (например дешифратор, регистр и т,п.),в зависимости от необходимой функции управления, диапазона и дискрета регулировки. Шины 14 и 15 управления каскада 7-1 - 7-К могут также объединяться или на них Изобретение относится к импульсной технике, электронике и цифровой вычислительной технике и может быть 5 10 15 20 25 30 35 40 45Следовательно, для данного конкретного применения схемы (фиг. 1), когда управляющая схема 16 - инвертор,причем 50С, в четных каскадахРкС, в нечетныхкаскадах,дискретный управляющий сигнал позволяет осуществлять независимую регулировку задержки входного сигналапо заднему или переднему фронту. Приэтом С = О/С = 1 соответствуют коммогут быть поданы непрерывные уп" равляющие сигналы, что позволяет испольэовать предлагаемую схему в широком спектре цифровых и аналоговых применений.Схема управляемой линии задержки работает следующим образом.Пусть шина 1 О питания имеет высокий потенциал (1), а общая шина 11 - низкий (О), тогда транзисторы 5 и 6 каждого каскада 7 всегда остаются открытыми, а проводимость транзисторов 1 и 3 зависит от управляющих потенциалов Ок и Ц шин 14 и 15 соответственно. В любом случае линия задержки представляет собой последовательно включенную це%почку инверторов, в стоковые цепи транзисторов которых (2 и 4) включены управляемые резисторы, образованные транзисторами 1 и 5, 3 и 6 соответственно.Пусть, например, затворы транзисторов 1 и 3 соединены с управляющими шинами С/С в четных/нечетных каскадах, т.е. в 7-2, 7-4, 7-К (7-1, 7-3, 7-(К) для К-четное. Тогда при С=О в четных/нечетных каскадах транзисторы 1 и 3 оказываются, соответственно, открытыми/закрытыми и закрытыми/открытыми. Таким образом, в четных/нечетных каскадах проводимость р-канальных формирующих ветвей оказывается выше/ниже (больше/меньше) проводимости и-канальных формирующих ветвей. Поэтому схема осуществляет задержку входного сигнала, поступающего на шину 8. Причем задержка переднего фронта сигнала юоказывается больше задержки заднего фронта сигнала Ся (фиг.2 б) . Аналогично при С=1 (фиг.2 в) осуществляется задержка сигнала с большейо величиной по переднему фронту ймакс,очем по заднемуз ми/( макс ф ЗммТаким образом, схема управляемой линии задержки осуществляет задержку входного сигнала без инверсии при5 К - четном и с инверсией при К - нечетном. Максимальное значение задержки схемы не ограничено.Сигналы задержки могут также сниматься с К-выходов каскадов задержки, что расширяет возможности применения схемы, например, в качестве прецизионного формирователя сетки . сдВинутых синхросигналоВ для ком 15 пенсации задержек в межсоединениях СВИС или в измерительных системах. В данном устройстве существенно уменьшены узловые емкости входной шины и выходного каскада, что увеличивает 20 быстродействие.Формула изобретения Управляемая линия задержки, содержащая первую и вторую шины питания, 25 входную, выходную и управляющие шины, группу каскадов задержки, состоящих иэ двух МЦП-транзисторов первого типа и двух транзисторов второго типа в каждом каскаде, причем транаказ 7242/54 Тираж 884НИИПИ Государственного комитета по изо113035, Москва, Ж, Р 1 6эисторы первого типа включены последовательно между первой шиной пита"ния и выходом каскада, транзисторывторого типа включены последовательно между второй шиной питания и выходом каскада, затворы двух транзисторов разного типа образуют вход каскада, а затворы других его транзисторов соединены с соответствующимишинами управления, о т л и ч а ю -щ а я с я тем, что, с целью расширения частотного диапазона при обеспечении независимой регулировки задержки фронтов сигнала, в каждом каскаде задержки введены два МДП транзистора разного типа, каждый из которых подключен соответственно параллельно транзистору того же типа проводимости и затвор которого соединенс управляющей шиной, причем затворывведенных МДП-транзисторов подключенысоответственно к второй и первой шинам питания, каскады задержки соединены между собой так, что вход последующего каскада задержки подключен к выходу предыдущего, а входнаяи выходная шины соединены соответственно с входом первого и последнего каскадов задержки.