Запоминающее устройство с обнаружением ошибок

СОЮЗ СО 8 ЕТСНИХСОЦИАЛИСТИЧЕСНИРЕСПУБЛИН1425787 С 11 С 29 ПИСАНИЕ ИЗОБРЕТЕНИЯ ВТОРСНОМУ ТЕЛЬСТ(56) Авторс У 955197, кАвторско У 164791,кое свидетельство СССР л. 6 11 С 11/00, 1979. е свидетельство СССР кл. С 11 С 29/00, 1982 ГОСУДАРСТ 8 ЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(57) Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств с высокой достоверностью выдаваемой информации. Цель .изобретения - повьппение быстродейст-,вия устройства, которое достигаетсяза счет уменьшения времени для вычисления контрольных разрядов и детерминирования сигнала ошибки. Устройство содержит регистр 1 числа, первый2 и второй 6 блоки элементов НЕРАВНОЗНАЧНОСТЬ, первый 3 и второй 7 блоки свертки, регистр 4 адреса, блок,5памяти, выходной регистр 8 и блок 9сравнения, 1 ил.10 1 1 20 25 ет сигнал записи, по которому происходит прием информационного слова в регистр 1. Под управлением зто 1.о же сигнала блок 5 переводится в режим записи. При этом на его информационные входы поступает поразрядная сумма по модулю два входного слона, хранящегося в регистре 1, и адреса, по которому данное слово должно быть записано.При чтении из этой ячейки блока 5 адрес аналогично режиму записи заносится в регистр 4, а на вход 14 управления чтением подается сигнал чтения, который переводит блок 5 в режим чтения. Кодированное при записи информационное слово с некоторой задержкой считывается из слока 5 и вместе с адресом чтения поступает на входы блока б, где происходит декодирование считываемой информации,Декодированное слово записывается в выходной регистр 8 вместе с контрольными разрядами, вычисленными блоком 3 свертки до записи соответствующего информационного слова в 35 40 45 50 55 Изобретение относится к вычислительной технике и может быть использовано при построении запоминающихустройств с высокой достоверностьювыдаваемой информации,Цель изобретения - повышение быст:родействия устройства.На чертеже представлена структурная схема устройства.Устройство содержит регистр 1 числа, первый блок 2 элементов НЕРАВНО,ЗНАЧНОСТЬ первый блок 3 свертки, ре гистр 4 адреса блок 5 памяти, вто, рой блок 6 элементов НЕРАВНОЗНАЧНОСТЬ второй блок 7 свертки, выходной регистр 8, блок 9 сравнения,адресные входы 10,-управляющий вход11, вход 12 управления записью, ин ,формационные входы 13, вход 14 управления чтением информационные выхо ды 15 и контрольный выход 16,Устройство работает следующим об разом.На адресные входы 10 устройствапоступает адрес ячейки блока 5, н которую должно записаться информационное лово, которое одновременно садресом поступает на информац.лонные,входы. Прием адреса в регистре 4адреса происходит по отрицательному перепаду на входе 11, Далее навход 12 управления записью поступаблок 5. Контрольные разряды вычисляются как свертка по модулю. Занесение информации в выходной регистр 8происходит по заднему Фронту сигнала управления чтением на входе 14,Второй блок 7 свертки вычисляет контрольные разряды для декодированногослова как свертку по тому же модулю,что и блок 3. Блок 9 сравнения производит анализ совпадения контрольныхразрядов вычисленных до записи и кодирования и после считывания декодирования,При нормальной работе разрядныхи адресных цепей устройства (хранение информации в блоке 5 осуществляется без искажения и адрес чтения соответствует адресу записи) декодирование считанного блока 5 слова происходит правильно и контрольные разряды, считанные иэ блока 5, совпадаютс контрольными разрядами, вычисленными вторым блоком 7 свертки. На выходе блока 9 сравнения при этом будетудерживаться сигнал логического нуля.Если произошло искажение информации в блоке 5 в процессе хранения илиили произошел сбой в адресных цепях(закоротка или обрыв) то контрольныеразряды, вычисленные для декодированного слова, не совпадают с контрольными разрядами, считанными из блока5. При этом на выходе 16 устройствапоявится сигнал логической единицы,свидетельствующий о сбое.в устройстве. Формула изобретенияЗапоминающее устройство с обнаружением ошибок, содержащее блок памяти, регистр числа, регистр адреса, выходной регистр, первый и второй блоки свертки и блок сравнения, при - чем информационный вход регистра числа является информационным входом устройства, информационные входы регистра адреса являются адресными входами устройства, вход приема регистра адреса является управляющим входом устройства, выходы регистра адреса соединены с адресными входами блока памяти, выходы контрольных разрядов блока памяти соединены с входами контрольных разрядов выходного регистра, выходы информационных разрядов которого являются информационными выходами устройства, выходы контрольных разрядов выходного регистра сое1425787 Составитель В,РудаковРедактор П.Гереши Техред М.Ходанич Корректор М.Васильева Заказ 4780/53 Тираж 590 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4 динены с входами первой группы блокаСравнения, вход записи блока памятии вход приема регистра числа объединены и являются входом управлениязаписью устройства, вход чтения блока памяти и вход приема выходного регистра объединены и являются входомуправления чтением устройства, о т -л и ч а ю щ е е с я тем, что, сцелью повышения быстродействия устройства, в него введены первый и второй блоки элементов НЕРАВНОЗНАЧНОСТЬ,причем управляющие входы обоих блоков поразрядно объединены и соединены с адресными входами устройства,выходы регистра числа соединены синформационными входами первого блока элементов НЕРАВНОЗНАЧНОСТЬ и вхо 1 дами первого блока свертки, выходыпервого блока элементов НЕРАВНОЗНАЧНОСТЬ и первого блока свертки соедииены соответственно с входами информационных и контрольных разрядовблока памяти, выходы информационныхразрядов блока памяти подключены кинформационным входам второго блокаэлементов НЕРАВНОЗНАЧНОСТЬ, выходыкоторого соединены с входами информационных разрядов выходного регистра, выходы информационных разрядоввыходного регистра подключены квходам второго блока свертки,выходы которого соединены с входамивторой группы блока сравнения, выходкоторого является контрольным выходом устройства.