Матричное устройство для вычисления свертки

СОЮЗ СОВЕТСКИХЫВМРЪЧЕПНИЖ 9) (11) А 1 77 РЕСПУ 1)4 С 06 Р 15 347 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙОПИСАНИЕ ИЗОБРЕТЕНИ 21) 22) 46) 72) .А.53) 4154630/24-2401.12.8607.06.88. Бюл. У 21В. П, Я куш, С .Г. СедухиМищенко и Л.Б.Явгуль681.32 (088.8) 0085520,. 10.08.83.агсМгесгпр.42,(56 Европейский патент У 06 Г 15/347, опубли п И.Т. йу зузго 1 с - Сошригег, 1982, Р гез Гц,АВТОРСКОМУ СВИДЕТЕЛЬСТВ 4) МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ ВЫЧИСНИЯ СВЕРТКИ(57) Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и устройствахобработки данных. Целью изобретенияявляется повышение быстродействия,Устройство содержит матрицу операционных блоков (ОБ), каждый из которыхсодержит три регистра, умножитель исумматор. Поставленная цель достчгается за счет организации рациональнойструктуры связей между ОБ, что позволяет осуществлять параллельнуюсвертку входных последовательностей.2 ил.Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных машинах и устройствах обработки данных.Целью изобретения является повышение быстродействия.На Фиг.1 представлена функциональная схема устройства для случая 1=5 и пщ 71 на фиг.2 - функциональная схема процессорного элемента операционного блока.Устройство для вычисления свертки (фиг.1) для 1=5 и п=7 содержит первую 1 рр 1 рр вторую 2 2 и третью 3,37 группы информационных входовсинхровход 4,операционных блоков (ОБ) 511 рр 577 (р 3 =1,7, 1 4 1 1-з. 4 4), выходы 6., 6устройства.ОБ 5 (фиг.2) содержит первый 7, второй 8 и третий 9 информационные входы, регистры 10-12, умножитель 13, сумматбр 14, первый 15, второй 16 и третий 17 выходы.В основу работы устройства положен алгоритм вычисления свертки, который задается реккурентныьи соотно,црцс (О, -1 10 15 20 25 30=У; +х к , -+1 рУ 1=У 1 где 1 4с и; шах(1 р 1-1+1) с 1 С с 1 рУстройство работает следующим образом.В исходном состоянии регистры 10- 12 (Фиг.2) ОБ 5 устанавливаются в нулевое состояние (не показано).На информационные входы устройства 40 1 р 1 р 1 р 1 и 1(фиге 1) постоянно подаются соответственно элементы ь 1 р фй р ь 5 р Ф р 5На информационные входы 2,2устройства постоянно подаются нуле вые значения у,у . На информационные входы 31 р о а р р 37 УстРойства подаются соответственно элементы х,47 ,х, где х, - элемент вектора х(шрп) р С,.=2(1-1)+(а+1) - номер тактавРассмотрим работу усгройства при вычислении свертки для входного вектора х (1,7).На нулевом такте на первыйр второй и третий входы ОБ 5подаются соответственно элемент ы, р нулевой сигщ нал У,=О и элемент х , (фиг.1). При этом в ОБ 5, на выходе умножителя.13 формируется значение ы, х которое подается на сумматор 14, навторой вход которого подается значение у, =О (фиг.2). На выходе сумматора 14 формируется значение у =у+1 1+ Ы,х,.На первом такте на первый, второйи третий входы ОБ 5, подаются соответственно элемент ит , нулевой сигнал у=О и элемент х 1, На выходе сумматора 14 ОБ 5 формируется значение у =у+ ы х,.На втором такте на первый, второйи третий входы ОБ 5 подаются соответственно элемент ю р нулевойсигнал у =О,и элемент х. На выходесумматора 14 ОБ 5, Формируется значение у, =ум х В ОБ 5 на первый, второй и третий входы подаютсясоответственно элемент И, , значениеу и х ф . На выходе сумматора 14ОБ 52 формируется значен е у(;ю =и)"уг + шх,На третьем такте в ОБ 5 формируется значение у=у+ ы х, вФОБ 5 - значение у" =у 1 + ы х 1.На четвертом такте в ОБ 51 Формируется значение у =у ф + ыхв ОБ 5 - значение у " =у+ 6 дхрв ОБ 5 - у=у+ м х АналоЗЪ З 3 " 3гичным образом формируются остальныезначения элементов у выходного вектора у (1,7). При этом на выходах6,6 устройства формируются соотвественно элементы у, У 7 р7где у; - элемент вектора у(шрп),=2(1-1)+(ш) - номер такта.Устройство осуществляет вычисление свертки для входного векторах(п)=хх за время Т(п)=2 п тактов с периодом обработки новогопотока данных, равным единице,Формула изобретенияМатричное устройство для вычисления свертки, содержащее 1 операционных блоков (1 - длина импульсной характеристики), содержапрх три регистра, умножитель и сумматор, причем первый, второй и третий информационные входы операционного блока подключены соответственно к информационным входам регистров с первого по третин, выход первого регистра подключен к первому выходу операционного блока и к первому входу умножителяр выход которого подключен к первомувходу сумматора, второй вход и выходкоторого подключены соответственно квыходу второго регистра и второмувыходу операционного блока, выходтретьего регистра подключен к второму входу умножителя и третьему выходу операционного блока, синхровходоперационного блока подключен к синхровходам регистров с первого потретий, о т л и ч а ю щ е е с я тем,что, с целью повьпцения быстродействия, в него введены дополнительно1(п-(1+1)/2)операционных блоков, гдеи - размерность входного вектора,причем первый информационный вход1-го операционного блоха (1=1,1) подключен к 1-му информационному входупервой группы устройства, второй информационный вход 11-го операционного блока подключен к -му информационному входу второй группы устройства,второй информационный вход (3.,1+х) -го операционного блока подключен к(1+-1)-му информационному входу второй группы устройства, (х=2 п - 1+1, и) 1), третий информационный вход(К,К)-го операционного блока подключен к К-му информационному входутретьей группы устройства (К=1,п),синхровход устройства подключен ксинхровходам операционных блоков, первый выход щ-го операционного блока1-й диагонали подключен к первомуинформационному входу в+1-го операционного блока -й диагонали,(в=1, п), второй выход Рп-го операционного блока подключен к второмуинформационному входу (Р+1 ц)-го операционного блока, (Р=1,п,о=2,п, р ( и,р-и с 1-1), третий выход Рг-го операционного блока подключен к третьемуинформационному входу (Р г+1)-го операционного блока (г=1,п, Рг, гР 1-2), второй выход (К,К)-го операционного блока подключен к К-му выходу группы устройства.