Устройство для извлечения квадратного корня из суммы квадратов двух чисел

(54) УСТРОЙСТ РАТНОГО КОРНЯ ДВУХ ЧИСЕЛ (57) Изобрете вычислительно упростить уст квадратного к двух чисел за областиоляет ие относится техники и по ойство для из рня из суммы счет устраненлечения вадрато пера-; ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ПИСАНИЕ ИЗОБР ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельствоУ 1101818, кл, С 06 Р 7/552,Авторское свидетельство ССВ 1129610, кл. С 06 Р 7/552,ВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДИЗ СУММЫ КВАДРАТОВ ции умножения и соответствующих блоков. Устройство содержит схему сравнения, два коммутатора, четыре регистра, делитель, блок памяти коэффициентов и комбинационный сумматор. Вычисление основано на приближенном соотношении ГА +Вт " К А +К,В где А и В - исходные числа,К и. К - коэффициенты, определяемые, исходя из максимальной погрешности вычислений на каждом интервале изменения чисел А и В, В каждой итерации вычислений выполняются: сдвиг содержимого регистров, представляющего числа А и В; сложение результата предыдущей итерации с текущим результатом, считанным из блока памяти коэффициентов, и запись результата в выходной регистрил. С:238065 51015 у = К 1 А 1 +К В 1,сИзобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях.Цель изобретения - упрощение устройства за счет устранения операцииумножения на блоках умножения.На чертеже приведена схема устройства,Устройство содержит входы 1 и 2поступления первого и второго чиселустройства, первый 3, второй 4,третий 5, четвертый 6 входы распределения тактирующих импульсов устройства, схему 7 сравнения, первый8 и второй 9 коммутаторы, первый 10,второй 11, третий 12 и четвертый 13регистры, делитель 14 блок 15 памяти коэффициентов, комбинационныйсумматор 16, выход 17 значенияквадратного корня устройства.Работа устройства основана навычислении квадратного корня из суммыквадратов двух чисел А и В с помощьюприближенного соотношения где значения К и К определяютсяисходя из максймальной погрешностивычислений о на каждом интервалеизменения чисел А и В, где общеечисло интервалов 1-ов = "1 1 оя 8(2 атссоз 1 ) Выражение (1) может быть преобразовано к видуР р РУ=) (К о,.+К Ь.)2 2(К,а,К Ь,) й + Е- т 1:В=) ь,й1-1Устройство работает следующим образом.На входы схемы 7 сравнения подаются коды положительных входных чисел. Сигнал с выхода блока сравнения разрешает прохождение кода большего числа на выход первого коммутатора 8 и меньшего числа на выход второго коммутатора 9. Сигналом по входу 3 эти числа записываются в первый 10 и второй 11 ре 25 30 35 40 45 50 55 гистры; - разрядный результат деленияс выхода делителя 14 представляетсобой номер подынтервала, которыйзаписывается в третий регистр 12,В блоке памяти коэффициентов хранятся частичные суммы выражения (2)для всех диапазонов. В каждой итерации вычислений выполняется следующая операция: сдвиг содержимогопервого 10 и второго 11 регистроввправо на Р разрядов, сложениесдвинутого содержимого четвертогорегистра 13 со считанным из блокапамяти коэффициентов значением, запись полученного результата в четвертый регистр 13. С выхода регистра13 результат вычислений поступаетна выход 17 значения квадратногокорня устройства. Формула изобретения Устройство для извлечения квадратного корня из суммы квадратов двух чисел, содержащее два коммутатора, схему сравнения, делитель, блок памяти коэффициентов и сумматор, причем вход первого числа устройства соединен с первыми инфор-, мационными входами первого и второго коммутаторов и схемы сравнения, вход второго числа устройства соединен с.вторыми информационными входами первого и второго коммутаторов и схемы сравнения, прямой и инверсный выходы признака неравенства схемы сравнения соединены с управляющими входами первого и второго коммутаторов соответственно, выходы блока памяти коэффициентов соединены с входами первого слагаемого сумматора, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства за счет устранения операции умножения, в него дополнительно введены четыре регистра, причем информационные входы первого и второго регистров соединены с выходами первого и второго коммутаторов соответственно, выходы первого и второго регистров соединены соответственно с входами делимого и делителя, выходы которого соединены с информационными входами третьего регистра, выходы которого соединены с адресными входами первой группы блока памяти коэффициентов, адресные входы второй и третьей групп которого соединены с выходами Р (Р =1238065 С.Куликованич Корректор Л.Патай ставит Редактор И,Товти ехред М.Х Тираж 671. Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 13035, Хосква, Ж, Раушская наб., д.4/аказ 329 Производственно-полиграфическое предприятие, г.Ужгород, ул,Проектна 1,2,/2; ь - разрядность чисел)младших разрядов первого и второгорегистров соответственно, выходы сумматора соединены с информационнымивходами четвертого регистра, выходыкоторого соединены с входами второго слагаемого сумматора и являютсявыходами значения квадратного корняустройства, синхронизирующие входыс первого по четвертый регистровсоединены с входами тактирующих импульсов устройства.