Устройство для вычисления сумм произведений

,1569 51)5 с 06 5 ОПИСАНИЕ ИЗОБРЕТЕН инови СССР 1984. ССР 980, ИЯ СУММ я к вычислиспользоватьизводительуниверсальции, и может быть исп построении как универ льзовано приальных ЭВМ, таычислительных и специализированных машин, ориентированн в микроэлектронной и на исполнение гральной техолог 1 а,б представл стройства; на На Фи ная схем Функцион блоков,вычислита струг 2 ьные схемы выч лительныхФормируется а осно оторых ойства 9схема б ьная ма ица у нальн на Фиг,ка управ к н СУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ ГКНТ СССР(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕПРОИЗВЕДЕНИЙ(57) Изобретение относитстельной технике и может ися для создания высокопроных специализированных и Изобретение относится к вычислиельной технике, в частности к устойствам обработки массивов инФорма Структурная схема устройства пставлена на Фиг. 1. ных ЭВМ. Цель изобретения - повышениебыстродействия и уменьшение аппаратных затрат, Для достижения поставленной цели в устройстве, представляющем собой регулярную матрицу вьиислительных блоков, вычислительные блокивыполнены разнотипными (всего пятьтипов). Операции нлд данными и переносами разнесены во времени и соответствуют длительности и паузе синхронизирующего импульса. Пары чисел поступают последовательными кодами, Повышение быстродействия достигается засчет разнесения во времени и пространстве обработки данных и переносов,конвейеризации этих процессов привыполнении векторнои операции. 6 з,п.ф-лы, 7 ил, 2 табл. Устройство содержит матрицу 1 вычислительных блоков и блок 2 управления. Матрица 1 вычислительных блоков содержит и инФормлционных входов3 (=1-и) и один инФормлционный выход 4. Матрица состоит из п+ строк,каждая из первых и+1 строк состоитиз и+2 вычислительных блоков, Числовходов определяется количеством парсомножителей, результат считывлетсяинФормационного выхода 4,Управление устройством осуществляется по управляющему входу 5,На Фиг. 2 предстлвленл Функциональная схема вычисдгпггельного блокапервого типа, из которого Формируются первые п строк млгрицы 1, начинаяс второго по и-й столб:и.хроснгнала , , В дальнейшем на каждом такте рабаты вычислительных блакон (и+2)-й строки происходит суммирование записанных и триггерах 645. разрядан промежуточной суммы с разрядами промежуточных переносов, записанных н триггерах 63 са сдвигом разрядан полученной суммы н сторонумладших разрядов, при этом на ныхадустрайстна 4 поступит вновь полученный разряд окончательного результата,В последнем (п+1)-м такте с выхода 4будет считан знаковый разряд окончательного результата, а на нход первого переноса и первый информационный вход с (и+1)-й строки поступитследующий двухрядный кад,Таким образом, цикл работы каждойстроки матрицы 1 составляет и+1 такти в случае поступления на входы 3,.устройства последовательности пар со-"множителей на выходы 4 устройства через каждые и+1 так будет сформированновый результат. 25Работает предлагаемое устройствопод воздействием сигналов, вырабатываемощ блоком управления (Фиг,8)Припоступлении на управляющий вход 5 устройства сигнала о начале работы происходит запуск генератора 69 синхроимпульсон и установка сдниганога регистра 70 и исходное состояние, которое заключается в том, что в первомразряде устанавливается "1", а н остальных "0". В дальнейшем под воздействием синхроимпульсов, вырабатывае,мых генератором 69, происходит сдвигединичного состояния последовательноразряд за разрядом н сднигоном регист ре, Количество разрядон.сдвигоногарегистра 70 определяется количествомтактов работы предлагаемого устройства, н данном случае равном и+3. Навыходах устройства управления появляются управляющие игаы У;действием которых осуществляется передача данных между строками матрицывычислительных блоков и обнулениетриггеров: Хак например для обнуления содержимого триггеров второй строки на втором выходе появится сигналУ ва втором такте работы, Через тактс нтарай строки.в третью происходитпередача кодов суммы и перенос втретью строку матрицы, для этого счетвертого выхода но нторую строку навходы управления передачей суммы поступает сигнал 7 Длительность каждога сигнала У, равна длительностилсинхроимпульсон ь, +и Формирование их происходит с помощью элементов ИЛИ 71.х. Сигналы на входах каждого х го элемента ИЛИ 71 поступают с выходов дополнительного триггера и основного триггера (х+1)-га разряда. Длитель" ность сигнала У , поступающего на входы управления передачей суммы вычислительных блоков (и+1)-й строки матрицы, равна двум тактам работы устроиства поэтому для Формирования его используются выходы и+2 и н+4 элементов ИЛИ. Запись информации триггер 69 вычислительных блоков (и+2)-й строки должна совпадать по времени с действием управляющего сигнала,Рассмотрим пример получения суммы праиэнедений следущей последователь 14 5 11 7 6 13 ности В" ( ---- ) и А (16 16 16 16 16 16 9 10д-, в ), Результаты операции , Ь,а;= =х( -- ) + - х - + - х(- - )+ 16 161 16 163 Ьб 16 "7 101 188 12- )х - =- ---- . В двоичном16 161 256 16прецстанлении операция имеет следующий вид:;Г Ь,а - (0,1110 х(-0,0110)+(00101) х х(0, 110)+(О, 1011) (О, 1001)+(О, 0111) хх(0,1010)=(0,01010100+0,0,00001-0,01100011-0,01000110) -0,10111100=-0,1011.Частичные произведения для пар чисел представлены н табл. 2,Согласно алгоритму работы устройстна первоначально частичные произведения получаются в прямом коде, а далее, в зависимости от знака произве- дения, преобразуются в дополнительный и далее производится их суммирование.Суммирование полученньж произведений дает следующий результат:1,101011000,010000011,100111011, 101110101901000100Для выполнения данной операции матрица 1 вычислительных элементов должна содержать в первых пяти строчках, и+2=6 вычислительных блоков, б-я стра- вход схемы И 30 и на выход данных блока - 5 вычислительных блоков. Диапа- ка. На первые информационные входы зон представления чисел выбирается вычислительных блоков первой строки из условия отсутствия переполнения с 1.1.1 по 1,1.4 поступит значение при суммировании. На первом такте ра- управляющего сигнала Я =1, на входы боты устройства в вычислительный блок формирования дополнительного кода вы" .1.1 по входу данных последовательно числительных блоков 1.1-1.6 поступитпоступают знаки а, =О и Ъ, =1 первой значение управляющей переменной 0( =1, пары сомножителей, при этом на первый 10 Под воздействием этих переменных на управляющий вход поступает управляю- выходе элементов 2 И-ИЛИ 15 будет сфорщий сигнал 1( с первого выхода бло- мирован обратный код младших четырех ка управления., Под его воздействием разрядов частичного произведения: значение Ъ о поступает на вхадтриггера П(=ХХХХ 1111 и далее, они поступают 38 придействии синхросигнала (: и осу на второй вход сумматора 7 и с выхаществляется задержка сигнала. По син- да суммы результат записывается влхросигналупоступает на вход полу- триггере 9. для преобразования обратсумматора 39 значение а( а на другаи ,наго када в дополнител ньй зи вход с выхода триггера 38 значение управляющего сигналапоступает на6Ъ(. С выхода суммы полусумматора 39 вход первого переноса вьчислительнозначение 1, соответствующее знаку ре- го блока 1.1.4, за счет чего праисхозультата операции умножения сомнози- дит прибавление единицы в младший Разтелей А и В, поступает на вход триг- ряд. По синхросигналу с выхода триг-огера 40 и позаписывается в него. гера 35 через элемент 2 И-ИЛИ 36 наНа втором такте работы устройства 25 первый Управляющий выход вьчислитель- прекращается действие управляющего ного блока 1 1.1 поступает значениесигнала и на вход данных вычислитель- Ь=О, С выхода триггера 33 через эленого блока 1.1.1 поступает младший(мент 2 И-ИЛИ 34 на выход данных блокаразряд Ь,=О сомножителя и записывает- и второй вход элемента И 30 поступается в триггер 32 по синхросигналу30 значение а =О. С помощью Управляющихлпо синхросигналу (. поступает стар-символов ( и ( формируются старшие1 а ший разряд а, сомножителя Аи запи- разряды частичного произведения . сывается в триггер 33. На вход раэре- П, : 1,111 в вычислительных блошения записи вычислительного блока ках 1.1.2-1.1.6 и, пройдя че 1.1.1 поступает управляющий сигнал У рез сумматор 7 записываются в с второго выхода блока управления и35триггеры 14.по синхросигналузначения триггера 40 перепишется в триггер 4 1, В результате в триггерах 9 и 14В этом же такте значение управляющего будет записана поразрядная сумма,сигнала поступает на вход вычисли-равная Я =1 11111110 в триггеры Я40Утельного блока 1.2.1. В вычислитель- и 13 будут записаны поразрядные пеный блок 1.2.1 по входу данньх посту- реносы 0=0,00000001. Значение Ь, папит знак второй пары сомножителей а л, записывается в триггер 19, а ао О"ли Ь и равные соответственно а =0 по С в триггер 20 вычислительного2и Ь=О и после суммирования на полУ- блока 1.1.2, На этом же такте па инсумматоре 39 сумма равная "0" запи- формационному входу 3.1 в вычислительшется в триггер 40. На третьем такте ный блок 1.1.1 записываются последоработы устройства на втором управляю- вательно разряды в Ь =1 и а =1 в тригщем выходе вычислительного блока геры 32 и 33, В этом же такте в вы 1,1.1 будет сФормирован управляющий . числительный блок 1.2.1 второй страОсигнал Я , равный 1 . По синхросиг- ки матрицы 1 в триггер 4 1 запишется налу ( на первый информационный вы-. значение знака произведения второй ход вычислительного блока через эле- пары сомножителей, а в триггеры 32 имент Зб с второго выхода триггера 33, 33 поступят значения разряда Ь =1 сог который образован выходом основного множителя Ь и разряда а =1 самножиг 2 триггера, поступит значение управляю- теля а . В вьчислительньпблок 3.1рщей переменной в виде сигнала Я=а,=третьей строки матрицы 1 по входу 3.3=О, с выхода триггера 32 через схему, поступят знаки Ь=1 и ао=О третьей пары,Ф34 поступит значение Ь,=О на второй , омножителей при действии управляюще 1569826Го сигнааа У с третьего въхода блока управления и после суммирования ре.зультат запишется в триггер 40. На четвертом такте работы в первой стро 5 ке матрицы по синхросигналу на выходах схем 15 в вычислительных блоках 1.1.1 -1,1,4 будут сформированы младШие разряды частичного произведения Пг=ХХХХХ 0111 и поступят на вторые входы сумматоров 7. На третьи входы с выходов триггеров 9 через элемент И 11 поступят значения младшихпоразрядных сумм Б=Х,ХХХХ 1110. После сум- мирования вновь образованная поразрядная сумма младших разрядов Б",=: фХ,ХХХХ 1000 запишется в триггер 9 вычислительных блоков 1,1.1-1,1.4, а вл триггер 9 запишутся поразрядные переносы Р=Х,ХХХХ 0111. В триггер 32 щ вычислительного блока 1,1.1 запишется значение разряда Ь а в остальных вь 1- числительных блоках произойдет сдвиг ранее записанных в триггерах 19 разрядов сомножителей Ь . Па синхросиг валу ь в вычислительных блоках 1.1.2- 1,1.6 будут сФормированы старшие разряды частичного произведения П=1111 которые поступят на вторые входы сумматора 7, а на третьи входы поступят 30 значения старших разрядов поразрядных сумм Б,=1,111. Результат суммирования в ниде поразрядной суммы Я, =О,ОООО и одаразрядных переносов Р,=1, 1111запишется соответственно в триггеры 13 и 14, В триггер 33 вычислительного блока 1,1.1 запишется значение разряда а=1, а в остальных вычислительных блоках произойдет сдвиг ранее записанных в триггерах 20 разрядов со- ,10 множителя а . В вычислительных блоках второй строки па синхросигналу под воздействием управляющих сигналовЦ,=О и=а =1 будут сформированы младшие разряды частичного произведе ния П=Х,ХХХХ 10000, которые поступаютна вторые входы сумматоров 7 вычислительных блоков 1,2.1-1.2.4. На первые входы сумматоров с выходов первого переноса вычислительных блоков1,1-1,4 через вход первого переносаблоков 1,2,1-1,2,4 и элемент 2 И-ИПИпоступают значения поразрядных переносов младшихразрядов Р=Х,ХХХХОО 10. После суммирования результат в видемладших разрядов поразрядной суммыЯг=Х,ХХХХ 1010 и поразрядных переносов Р =Х ХХХХОООО запишется в триггеры 9 и 8 соответственно, По синхросигналу ь под действием управляющих сигналов Я =0 и Я =Ьф =1 будут сформирог. 2,наны старшие разряды П =0,0000 и после суммирования со старшими раз; рядами поразрядных переносов Р Р=О,ОООО .результат в виде Б =00000 и Р=0,0000 запишется в триггеры 14 и 13. В вычислительный блок 1,2.1 в триггеры 32 и 33 запишется значение Ь =О и а =1 в остальных вычислительгУных блоках произойдет сдвиг ранее записанных разрядов сомножителей.В вычислительный блок 1,3.1 третьей строки в триггеры 32 и 33 запишутся разряды Ь"=1 и а =1, В триггер 4 1 пеЬ ьрепишется значение знака результата с выхода триггера 40. В вычислительньй блок 1,4.1 четвертой строки матрицы при действии управляющего сигнала У с четвертого выхода блока управления поступят знаки четвертой пары сомножителей Ь;, = 1 и а = О и после суммирования на полусумматаре 39 результат запишется в триггер 40. На пятом такте работы устройства в вычислительных блоках первой строки будет сформирована частичное произведение Пз =1,11100011, которое поступает на вторые входы сумматоров 7, на третий вход поступит значение разрядов суммы Я 2, с выходов триггеров 9 и 14 Б =0,00001000, на первый вход сумматора 7 вычислительного блока 1,1.4 поступит единичное значение. Результат суммирования в виде вновь образованной суммы Я, =1,1101010 и переносов Р=0,00000001 запишется в триггер 9, 14 и 8, 13 соответстмнно. В триггеры 32 и 33 запишутся разряды Ь =0 и аф=О сомножителей а и Ь и произойдет сдвиг остальных ранее записанных разрядов, В вычислительных блоках второй строки будет сформировано частичное произведение П =г =0,00000100, которое поступает на вторые входы сумматоров 7, на третьи входы поступят разряды суммы Я =0,00001010, на первые входы поступят значения поразрядных переносов Р = =1,11101110 с выходов первого и второго переносов вычислительных блоков первой строки. Результат суммирования в виде Б =1,11100000 и Р =0,00001110 запишется в триггеры 9, 14 и 8, 13, В триггеры 32 и 33 запишутся разрядыЬ 2 =О и аз =12 2В вычислительных блоках третьей строки сформируется частичное произведение П =1, 11110111, которое просуммируется с единичным значением, поступающим на вход первого переноса вычислительного блока 1.3.4. Результат в виде суммы Я =1, 1110110 и переносов =0,00000001 запишется в триггеры 9,14 и 8, 13. В вычислительный блок 1.3.1 запишутся значения разрядов Ь =1 и3 а =О. В вычислительный блок 1.4.1 четнертой строки поступят разряды Ь фФ и а сомножителей Ь и а, На шестом4,такте работы в вычислительных блоках первой строки сформируется частичное произведение П:=1,11001111, которое пгосуммируется с порязрядной суммой Я и единичным значением, поступающим по входу первого переноса вычис лительного блока 1.1.4 и в виде поразрядной суммы Б,=0,00100100 и пораз 4рядных переносов Р, =1, 11001011 запишутся в триггеры 9, 14 и 8, 13. В этом же такте на первые управляющие входы вычислительных блоков поступает управляющий сигнал с первого ныхода блока управления, за счет чего происходит ,становка в "0" триггеров 19 и 20 и может происходить прием знаков новой 3Гдары сомножителей. В нычислительных блоках второй строки сформируется частичное произведение П =0,00110000, которое суммируется с предыдущей пор азряднои сумои Я =1,1 1110000 и пе 2реносами, поступающими с вычислительных блоков первой строки Рз=( =1,00000010. Результат в виде вновь - образованной сумы Я =1,11010010 и переносов Р=О,О 0100000 запишется в 40 триггеры 9,14 и 8,13. В вычислительный блок 1.2.1 запишутся значения азрядан Ьи а р В остальных вычис лительных блоках произойдет сдвиг даных в соседние блоки, В вычислитель ных блоках третьей строки сформируется частичное произведение П= =1, 11101111, которое просуммируется с предыдущей частичной суммой Яз= 711110110 и переносами, поступающи О т к входам первого и второго переноов вычислительных блоков с нижней второй строки Р =3,00011101.Результат в виде вновь образованнои поразряднои су ы Б 23=0300000100 5 и переносов Р=1.11111111 запишется в триггеры 9,14 и 8,13. В вычислительный блок 3.1 запишутся разряды Ь=О и а =О, в остальных произойдет сдвиг ранее записанных разрядов. В вычислительных блоках четвертой строки сформируется.частичное произведение П = =1, 11110111, которое суммируется с переносами, поступающими с нижней третьей строки вычислительных блоков Р =0,00000011, Результат суммирова ния в виде поразрядной суммы Б,7.= =1, 11110100 и переносов Р =О, 00000111 запишется в триггеры 9, 14 и 8, 13. В вычислительный блок 1.4.1 запишутся разряды Ъ и а . В следующем седьФ Фмом такте во второй строке вычислительных блоков сформируется последнее частичное произведение П= =0,00000101, которое просуммируется с суммой Я и переносами Р",пастухпающими из первой строки матрицы. Результат в виде суммы Я 77; - 0,0 10000001 и переносов РЧ =1, 100101 10 записывается в триггеры 9, 14 и 8, 13, 11 а первые управляющие входы блоков пас гупит управляющий сигнал У , за счет которого произойдет обнуление триггеров 19 и 20 в вычислительных элементах второй строки и оцц подготовлены для приема новой пары сомножителей. В нычислительных блоках третьей строки сформируется частичное,произведение П=1,11111111, которое просукмпруется с Б и Р и результат н виде Б = =1,101111010 и переносов Р=0,01000101 запишется в триггерах 9, 14 и 8, 13, В вычислительный блок 3.1 поступают , значения Ь з и а. В вычислительных блоках четвертой строки сформируется частичное произведение П=1, 11101111,( которое просуммируется с Я 4. и Р з, Вновь полученные сумма П =1 11711010022У и переносы Г 4 =1,11111111 запишутся в триггерах 9, 14 и 8, 13, В вычислительный блок 4 .1 запишутся разряды Ь =1 и аз =1, В (и+1) - ю строку с выходов первого и второго переноса вычислительных блоков и строки поступят значения поразрядных переносов Р 4 и запишутся в триггеры 5 2 и 57. В восьмом такте на входы управления передачей сумма вычислительных блоков первой строки поступит управляющий сигнал У с третьего выхода блока управления. Под воздействием этого сигнала выходы триггеров 9 и 14 нычислительных блоков первой строки, в которых хранится поразрядная сумма Я будут подключены к выходам суммы вычислительных блоков, За счет этого произойдет передача Я 4 в вычислитель 27281569826ные блоки второй строки, в которых просуммируются со значениями Б и5результат в виде Б 0,1100101 и П=0,00000000 запишется в триггеры 9, 14 и 8, 13. В третьей строке сформиру 9 ется частичное произведение П= 1,10110100, которое просуммируется с Бэ и П г и результат в виде Б =1,00100011 и Р=1,10111100 записыва ется в триггеры 9, 14 и 8, 13. На первые управляющие входы вьиислительных блоков поступит управляющий сигнал У, за счет которого произойдет обнуление триггеров 19 и 20 в вычислительных блоках третьей строки и они подготовлены для приема новой пары сомножителей . В вычислительных блоках четвертой строки сформируется частичное произведение П=1,11010001, которое просуммируется с Б и П и результат в виде суммы Б =0,10111110 и переносов Р =1, 11000001 запишется в соответствующие триггеры. В вычислительный блок 4.1 запишутся разряды 251 ФЬ =0 и а =0 и произойдет сдвиг ранее записаннйх разрядов. С выходов первого и второго переноса вычислительных блокбв четвертой строки значение 1 РФ поступит на входы первого и второго 30 переносов вычислительных блоков (и+1)-й строки, в которых произойдет суммирование с ранее записанным кодом и результат в виде Я=1,11111000 и П.=О,00000110 запишется в соответствующие триггеры. При суммировании в вычислительных блоках пятой строки внешние данные принимаются по входу первого и второго переноса вьиислительных блоков, а внутренние перено сы передаются для младших разрядов с выхода первого переноса на первый информационный вход, а для старших разрядов с выхода второго переноса на второй информационный вход. В девя том такте значения П и Б поступят2, я в вычислительные блоки третьей строки, причем для передачи Я на входы управления передачей суммй вычислительных блоков второй строки подается сигнал Т, с четвертого выхода блока управления. В третьей строке П и Б просуммируются со значением и результат в виде Б= 1 01000110 и%ФП=0,0010001 запишется в соответст 55 вующие триггеры. В вычислительных блоках четвертой строки сформируется частичное произведение П=1,111111111, которое просуммируется с Б и Р==1,01111001 и результат в виде Я=0,001111000 и Р+=1,111111111 запишется в соответствующие триггеры. На первые управляющие входы вычислительных блоков поступит управляющий сигнал У, за счет чего произойдет обнуление триггеров 19 и 20, На входы вычислительных блоков пятой строки поступит значение Р и просуммируется со значением Б.и Р . Реб зультат в виде Бэ 0 01110110 и 1 з =1,1000010000 запишется в соответствующие триггеры. В десятом такте на вход управления передачей суммы вычислительных блоков третьей строки поступит управляющий сигнал У , эа9 счет чего осуществится передача значения Я в вьиислительные блоки четвертой строки. В вычислительных блоках четвертой строки произойдет суммирование Б со значениями БФи П, переданными по входам суммы, первого и второго переносов иэ третьей строки, Результат в виде Б = =1,00111100 и П=О,01000010 запишется в триггеры 9, 14 и 8,13. Значение Р будет передано в пятую строку вычислительных блоков, где оно просуммируется с Б.и Р . Результат суммирования в виде Я=0,10011000 и Р =О, 101110110 запишется в соответствующие триггеры. В следующем такте в пя" тую строку осуществляется передача Б и Р для суммирования с результатами предыдущих действий. В связи с тем, что в пятой строке результат записан двухрядным кодом в виде Би+Р, а на вход вьиислительных блоков пятой строки поступают значения Би Р, то одновременно осуществить суммирование всех. данных невозможно, так как сумматоры имеют три входа, Поэтому в этом такте осуществляется: передача Б в шестую строку вычислитель 4ных блоков. С этой целью на входы разрешения записи вычислительных блоков шестой строки. подается управляющий сигнал У с шестого выхода блока управления, а на входы управления передачей суммы вычислительных блоков пятой строки подается управляющий сигнал У с седьмого выхода блока управления. При этом. значение Бф с выходов второго переноса вьиислительных блоков пятой строки поступит на первые информационные входы вычислительных блоков шестой строки и запишется в триггер 68. В вычислительных блоках50 пятой строки произойдет суммирование Р са значениями Я 4 и Р и результат Фв ниде Я=101010100 и Р =О, 10101100 запишется в триггеры 52,57 и 51,56.В следующем такте значение Я и Р для получения окончательного результата передается в вычислительные блоки шестой строки, причем осуществляется передача только лишь четырех старших значащих разрядов и разряда знака.С этой целью на входах управления передачей суммы вычислительных блоков пятой строки сохраняется действие сигнала У, а на вторые управляющие вхо ды вычислительных блоков пятой и шестой строки поступает сигнал У с выхода блока управления. По этому сигналу в пятой строке происходит обнуление содержимого триггеров 51,56 и 52,57 за счет подачи сигнала на инверсный вход элемента И 60 и они подготовлены для приема данных новой последовательности пар чисел, а в вычислительных блоках шестой строки разры ваются внутренние цепи передачи значений переноса и суммы между вычислительными блоками за счет подачи сигнала на инверсный вход элемента 2 И-ИЛ 1 61 и инверсный вход элемента И 66. Та.З 0 ким способом исключается возможное появление сигналов на входах сумматоров 62 при поступлении значений Я,. и Р в вычислительные блоки шестой строки. Таким образом, на первые входы суммзторов 62 вычислительных блоков шес 5той строки поступит значение Р .= =1,0101, на вторые входы Я=1,0101, иа третьи входы значение Я =01001 с выходов триггеров 68. Результат суммирования в виде Я=1,0100 и Р =1,0101 запишется в триггеры 64 и 63 соответственно при поступлении синхросигнала ь . В каждом последующем такте производится суммирование очередного значения суммы и переносов с выдачей на четвертый выход предлагаемого устройства очередного значения разряда окончательнога результата, начиная с ь падшего и заканчивая знаковым, При сложении происходит сдвиг разрядов с;лиы из одного блока в другой с использованием выхода суммы и входа суммы вычислительных блоков. Значения разрядов переноса остаются в тех же вычислительных блоках и суммирование происходит за счет передачи их с выхода второго переноса вычислительных блоков на вход второго переноса этого же блока. По истечении пяти тактов работы шестой строки матрицы вычислительных блоков будет сформированы последовательно разряд эа разрядом следующие значения. окончательного результата: С=1, 1100. За счет ошибки округления полученный результат отличается от истинного на вдиницу младшего разряда.Формула из обретенияУстройство для вычисления сумм произведений, содержащее блок управления, матрицу вычислительных блоков, первый вход (,1) -го вычислительного блока соединен с соответствующим выходом (-1, 1)-го элемента вычислительнога блока, гце ч, =1-и+2, п разрядность операндов, о т л п ч а ющ е е с я тем, что, с целью повышения быстродействия и уменьшения аппаратных затрат, матрица вычпслительных блоков содержит п+2 строки вычислительных блоков, первые и+1 строки матрицы содержат и+2 вычислительных блоков, и+2 строка содержит и+1 вычислительных блоков, входы данных вычислительных блоков первого столбца первых и строк соединены с информационными входами устройства, вход данных (,3)-го вычислительнога блока соединен с выходом данных (з 1-1) вычислительного блока, где х=1-п)= =2 п, вход второго переноса (х.,.1) вычислительного блока соединен с выходом второго переноса (ь, 1-1) вычислительного блока, где =2(п+1), 3=2(п+2), вход второго переноса (.,1) вычислительного блока (и+2) строки соединен с выходом второго переноса (и+2,3) вычислительного блока, вход первого переноса (,1) вычислительного блока соединен с выходом первого переноса (ь - 1, +1) вычислительного блока .=1(п+1), д=1(п), вход первого переноса (3.,п) вычислительного блока. соединен с вторым управляющим выходом (ь,1), вычислительного блока (=1 п), вход первого переноса (и+2,1) вычислительного блока соединен с выходом второго переноса (и+1, 1-1) вычислительного блока ( =1 п+2), первый управляющий вход (х,1) вычислительного блока соединен с первым управляющим выходом (х,1) вычислительного блока. (х=1 п, 3=1 п), первый управляющий вход(и+1,1) вычислительного блока соединен с выходом первого переноса (и+1, 1+1) вычислительного блока (1=1п), второй информационный вход ,(и+1,1) вычислительного блока соединен с выходом второго переноса (и+1, 1-1) вычислительного блока, второй управляющий вход (и+1;1; и+2,) вычислительного блока соединен с и+4 выходом блока управления Я=1 п+2), вход разрешения записи (и+2,1) вычислительного блока соединен с и+2 выходом блока управления ( 11 и+2). первый управляющий вход (,1) вычислительного блока соединен с х-м выходом блока управления (1=1-п, =1-и) и входом разрешения записи (-1,1) вычислительного блока, вход управления передачей суммы (,) вычислительного блока соединен с (1+2)-м выходом блока управления (=1 и+1, 1=1 п+2), вход синхронизации (х,) вычислительного блока соединен с и+5 выходом синхронизации блока управления (ъ=1 25 и+2, 1=1 и+2), вход формирования дополнительного кода (х,1) вычислительного блока соединен с вторым управляющим выходом (х,) вычислительного блока (ь=1-п, 1=1-и+2), выход суммы (п+2,2) вычислительного блока соединен с выходом матрицы вычислительных блоков.2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что каждый (ь,1) вычислительный блок, где х=1 и, 1=2 п содержит четыре элемента 2 И-ИЛИ, сумматор, шесть триггеров, .четыре элемента И, элемент ИЛИ, причем первый вход первого элемента 2 И-ИЛИ соединен с входом второго переноса вычислительного блока, четвертый-вход - с входом первого переноса вычислительного блока, выход первогоэлемента 2 И-ИЛИ соединен с первым входом сумматора, первый вход элемента ИЛИ соединен с входом суммы вычислительного блока, выход элемента ИЛИсоединен с вторым входом сумматора, первый вход третьего элемента И соединен с первым информационным входомвычислительного блока, выходы третьего элемента И соединены с вторым итретьим входами второго элемента2 И-ИЛИ, первый и четвертый входы вто"рого элемента 2 И-ИЛИ соединены с вхо 55 дом формирования дополнительного кода блока, выход второго элемента2 И-ИЛИ соединен с вторым входом элемента ИЛИ, первый вход четвертого элемента И соединен с входом данных вычислительного блока, второй вход соединен с первым управляющим входом вычислительного блока, выход соединен с информационными входами пятого и шестого триггеров, выходы которых соединены соответственно с первым и четвертым входами четвертого элемента 2 И-ИЛИ, выход которого соединен с выходом данных вычислительного блока и вторым входом третьего элемента И, первый выход сумматора соединен с информационными входами первого и третьего триггеров, второй выход соединен с информационными входами второго и четвертого триггеров, выходы которых соединены с первым и четвертым входами третьего элемента 2 И-ИЛИ соответственно, выход третьего элемента 2 И-ИЛИ соединен с первыми входами первого и второго элемента И, вторые входы которых соединены с входом управления передачей суммы вычислительного блока, выход первого элемента И соединен с третьим входом сумматора, выход второго элемента И соединен с выходом суммы вычислительного блока, входы синхронизации всех триггеров, третьего и четвертого элементов 2 И-ИЛИ соединены с входом синхронизации вычислительного блока.3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что (11)-й вычислительный блок содержит четыре элемента 2 И-ИЛИ, сумматор, полусумматор, восемь триггеров, шесть элементов И, элемент ИЛИ, причем первый вход первого элемента 2 И-ИЛИ соединен с входом второго переноса вь 1 числительного блока, четвертый вход первого элемента 2 И-ИЛИ соединен с входом первого переноса вычислительного блока, выход первого элемента 2 И-ИЛИ соединен с первым входом сумматора, первый вход элемента ИЛИ соединен с входом суммы вычислительного блока, выход элемента ИЛИ соединен с вторым входом сумматора, первый вход третьего элемента И соединен с первым информационным входом вычислительного блока, выходы третьего элемента И соединены с вторым и третьим входами второго элемента 2 И-ИЛИ, первый и четвертый входы второго элемента 2 И-ИЛИ соединены с входом формирования дополнительного кода вычислительного блока, выход второго элемента2 И-ИЛИ соединен с вторым входом элемента ИЛИ, первые входы четвертогои пятого элементов И соединены с входом данных вычислительного блока,вторые входы этих элементов соединены с первым управляющим входом вычислительного блока, выход четвертогоэлемента И соединен с информационнымивходами третьего и четвертого триггеров, второй выход четвертого триггера соединен с четвертым входом четвертого элемента 2 И-ИЛИ, выход третьего триггера соединен с вторым входомтретьего элемента 2 И-ИЛИ и информационным входом пятого триггера, первый вход четвертого триггера соединенс третьим входом третьего элемента2 И-ИЛИ, выход которого соединен с выходом данных вычислительного блокаи вторым входом третьего элемента И,выход пятого триггера соединен с первым входом четвертого элемента 2 И-ИЛИ,выход которого соединен с первым информационным выходом вычислительного 25блока, первый и второй выходы сумматора соединены с информационными входами первого и второго триггеровсоответственно, выход первого триггера соединен с выходом первого переноса вычислительного блока, выходвторого триггера соединен с первымивходами первого и второго элементов И,вторые входы которых соединены с входом управления передачей суммы вычис- З 5лительного блока, выход первого элемента И соединен с третьим входомсумматора, выход второго элемента Исоединен с выходом суммы вычислительного блока, выход пятого элемента И 40соединен с информационным входом шестого триггера и вторым входом полусумматора, выход шестого триггерасоединен с первым входом полусумматора, выход полусумматора соединен с ин формационным входом седьмого триггера, выход которого соединен с информационным входом восьмого триггера,выход восьмого триггера соединен свторым входом шестого элемента И, 5 упервые входы восьмого триггера и шестого элемента И соединены с входомразрешения записи вычислительногоблока, выход шестого элемента И соединен с вторым управляющим выходомвычислительного блока, входы синхронизации первых четырех триггеров,шестого триггера,первого элемента2 И-ИЛИ, третьего элемента 2 И-ИЛИ соединены с входом синхронизации вычислительного блока.4. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что каждый из (ь,п+1) и (1,п+2)-го вычислительных блоков содержит сумматор, два триггера, элемент ИЛИ, два элемента И, первый вход сумматора соединен с входом второго переноса вычислительного блока, первый и второй входы элемента ИЛИ соединены с входом суммы и входом формирования дополнительного кода вычислительного блока соответственно, выход элемента ИЛИ соединен с вторым входом сумматора, третий вход сумматора соединен с выходом первого элемента И, выходы сумматора соединены с информационными входами первого и второго триггеров, выход первого триггера соединен с выходом второго переноса вычислительного блока, выход второго триггера соединен с первыми входами элемента И, вторые входы элемента И соединены с входом управления передачей суммы вычислительного блока, выход второго элемента И соединен с выходом суммы вычислительного блока, входы синхронизации триггеров соединены с входом синхронизации вычислительного блока.5. Устройство по и. 1, о т л ич а ю щ е е с я тем, что каждый вь 1- числительный блок (и+1) - й строки содержит три элемента 2 И-ИЛИ, сумматор, четыре триггера, три элемента И, элемент ИЛИ, причем второй вход первого элемента 2 И-ИЛИ соединен с входамвторого переноса вычислительного блока, четвертый вход первого элемента2 И-ИЛИ соединен с входом первогопереноса вычислительного блока, выходпервого элемента 2 И-ИЛИ соединен спервым входом сумматора, первый входвторого элемента 2 И-ИЛИ соединен свторым информационным входом вычислительного блока, четвертый вход этого элемента соединен с первым информационным входом вычислительного блока,выход второго элемента 2 И-ИЛИ соединен с первым входом третьего элемента И, второй вход которого соединен с вторым упрвляющим входом вычислительного блока, а выход соединен свторым входом сумматора, первый вход элемента ИЛИ соединен с входом суммы вычислительного блока, второй входсоединен с выходом первого элемента И, выход элемента ИЛИ соединен с третьим15 б 982 б 36 Т а б л и ц а 1 аЬ и а Ь, аЬ, аЬ аЬ аЬ азЪаЬ., аЪа, Ь аЬ,.аль., аиЬи Пк аЬ аЬ аЬ, аЬ аЬ входом сумматора, первый выход сумматора соединен с информационными входами первого и третьего триггеров, а второй выход - с информационными входами второго и четнертога триггеров, выход первого триггера. соединен с выходом первого переноса вычислительного блока, ныход третьего триггера соединен с выходом второго переноса вычислительного блока, выходы второго и четвертого триггеров соединены с входами третьего элемента 2 И-ИЛИ, выход которого соединен с первыми входами первого и второго элементов И, вторые 15 входы которых соединены с входами управления передачей суммы вычислительного блока, выход нтарого элемвнта И соединен с выходом суммы вычислительного блока, входы синхронизации всех триггеров и всех элементов 2 И-ИЛИ соединены с входом синхронизации вычислительного блока.6. Устройство по п, 1, о т л и - ч а ю щ е е с я тем, что каждый ны числительный блок (п+2)-й строки матрицы содержит элемент 2 И-ИЛИ, сумматор, три триггера, два элемента И, элемент ИЛИ, второй вход элемента 2 И-ИЛИ соединен с входом второго переноса вычислительного блока, третий вход элемента 2 И-ИЛИ соединен с входом первого переноса вычислительного блока, выход элемента 2 И-ИЛИ соединен с первым входом сумматора, второй35 вход второго элемента И и информационный вход третьего триггера соединены с первым информационным нходом вычислительного блока, выход нторого элемента И соединен с вторым входом сумматора, вход синхронизации третьего триггера соединен с входом разрещения записи вычислительного блока, выход третьего триггера соединен с первым входом элемента ИЛИ, второйвход первого элемента И соединен свходом суммы вычислительного блока,выход первого элемента И соединен свторым входом элемента ИЛИ, выход которого соединен с третьим входом сумматора, первый и четвертый входы элемента И-ИЛИ первые нходы элементов Исоединены с вторым управляющим входамвычислительного блока, первый и второй выходы сумматора соединены с информационными входами первого и нторого триггеров соотнетственно, входысинхронизации триггерон соединены свходом синхронизации вычислительногоблока, выход первого триггера соединен с выходом второго переноса вычислительного блока, выход второго триггера соединен с выходом суммы вычислительного блока.7. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок управления содержит (и+3) -разрядный регистр сдвига, (и+ц) элементов ИЛИ,генератор синхроимпульсон, вход блока управления соединен с входом генератора синхроимпульсов и установочнымвходом регистра сдвига, выход генератора синхроимпульсов соединен с входом синхронизации регистра сдвига и(и+5)-м выходом блока управления, первый и второй входы каждого -го элемента ИЛИ соединены с выходом дополнительного триггера х-га разряда ивыходом основного триггера (.+1) -горазряда, выходы (и+2)-га и (и+1)-гоэлементов ИЛИ соединены с первым ивторым входами (и+3)-го элемента "ИЛИвыход -го элемента ИЛИ соединен с.-м выходом блока управления, выходп-го разряда сдвиганого регистра соединен с информационным входом первого разряда регистра сдвига,Блок содержит элеменг 2 И-ИЛИ 6.су 1.матор 7, триггеры 8 и 9 р элементИЛ 1 10, ,элементы И 11 и 12, триггеры13 и 14, элементы 2 И-ИЛИ 15 и 16.,элементы И 17 и 18 триггеры 19 и 20и элемент 2 И"ИЛИ 21.На Фиг. 3 представлена функциональная схема вычислительного блокавтсрого типа, предназначенного для 10формирования первого столбца первыхг. строк., Блок содержит элемент 2 И-ИГЛ22 сумматор 23, триггеры 24 и 25,элемент ИЛИ 26, элементы И 27 и 28элемент 2 И-ИГК 29, элементы И 30 и 31,15триггеры 32 и 33, элемента 2 И-ИЛИ 34,триггер 35, элемент 2 И-ИЛИ Зб, элемент И 37, триггер 38, полусумматор39, .триггеры 40 и 41, элемент И 42,На фиг. 4 представлена Функциокаль.20ная схема вычислительного блока третьего гила, из которого формируются(и+1)-й и (и+2) - й столбцы первых истрок матрицы. Блок содержит сумматор 43 два триггера 44 и 45 элемент ИИ 46, два элемекта И. 47 и 48.,На фиг. 5 представлена Фунциональная схема вычислительного блока четвертого типа предназначенного дляФормирования (п+1)-й строки матрицы(блоки 1.1,(т+1)-1.(п+2).(и+ 1). Блоксодержит элемент 2 И-ИЛИ 49, сумматор50 триггеры .1 и 52, элемент ИЛИ 53,элементы И 54 и 55, ,триггеры 56 и 57,элементы 2 И-ИЛИ 58 и 59, элемент И 60.На Фиг. б представлена функциональная схема вычислительного блока дляформирования (п+2) -й строки матрицы.Блок содержит элемент 2 И-ИЛЛ 61 сумматор 62, триггеры 63 и 64, элементИ 3 И 65, элементы И бб и 67 триггер 68,На фиг. 7 представлена функциональ-.ная схема блока 2 управления. который45содержит генератор 69 сикхроимпуль -сов у (и гЗ) разряднык сдвиговый регистр 70, состоящий из двойных М-Бтриггеров., и+4 элемента ИЛИ 71 1(1:-и+4).,Вьчислительные блоки содержат следующие входывыходы.Вычислительный блок первого типа(фиг,2) содержит вход 72 данных, вход73 второго переноса, вход 74 суммы,вход 75 первого переноса, информационный 76 и управляющий 77 входы, вход5578 управления передачей суммы, вход79 синхронизации, вход 80 Формирования дополнительного кода выход 8 1 первого переноса, выход 82 суммы, выход 83 второго переноса, выход 84 данных.Вычислительный блок второго типа (фиг,З) содержит вход 85 данных, вход 86 второго переноса, вход 87 суммы, вход 88 первого переноса, информационный вход 89, вход 90 разрешения записи, управляющий вход 91, вход 92 управления передачей суммы, вход 93 синхронизации, вход 94 формирования дополнительного кода, выход .95 первого переноса, выход 96 суммы, выход 97 данных, первый управляющий выход 98 второй управляющий выход 99.Вычислительный блок третье.го типа (Фиг. 4) содержит вход 100 перекоса, вход 101 суммы, вход 102 формирования дополнительного кода, вход 103 управленин передачей суммы, вход 104 синхронизации, выход 105 суммы, вьгход106 переноса,Вычислительный блок четвертоготипа (Фиг.5) содержит вход 107 второго переноса, вход 108 суммы, вход109 первого переноса, первый 110 ивторой 111 информациокные входы, управляющий вход 112, вход 113 управления передачей суммы, вход 114 синхронизации, выход 115 первого переноса, выход 116 суммы, выход 117 второго переноса,Вычислительный блок (фиг. 6) содержит вход 118 второго переноса,вход 119 суммы, вход 120 первого переноса, информационный вход 121, управляющий вход 122, вход 123 разрешения записи, вход 124 синхронизации, выход 125 суммы, выход 126 переноса,Для удобства чтения схем приведена сводная таблица входов/выходов;Входы вычислительных элементов матрицы по своему Функциональному назначению разделены на 12 типов, а именно: входы 72 и 85 данных; входы 75, 88,109 и 120 первого переноса; входы 73,86,100,107 и 118 второго переноса; входы 7487,101,108 и 119 суммы; первые информационные входы 76, 89,110 и 121; второй информационныйвход.111," вторые управляющие входы112 и 122; входы 90 и 123 разрешениязаписи; первые управляющие входы 77и 91; входы 78,92,. 103 и 113 управления передачей суммы; входы 80,94 и 102 форьирования дополнительного кода; входы 79,93, 104, 114 и 124 синхронизации, 156982 б.и ктор В.Б о а Годписно 5 Т аказ 1450 КНТ С обрет тета ская ва арина,10 нт", г,У П с НИИПИ Государственн1130 иэдательск ставит хред М р М.Максимишинец и открытиямб д. 4/5Выходы вычислительных элементов также подразделяются по функциональному назначению: выходы 81,95 и 115 первого переноса; выходы 83,106, 117 и 126 второго переноса; выходы 82,96, 105,116 и 125 суммы; выходы 84 и 97 данных; первый управляющий вьиод 98; второй управляющий выход 99.Устройство функционирует следующим образом.По входам 72 и 85 данных на каждом такте работы устройства в вьчислительные блоки первых и строк производится перезапись разрядов сомножителей с выхода данных соседнега слева вьчислительного блока. Входы 75,88 и 109 первого переноса (,)-го вычислительного элемента в строках матрицы .с 1-й по.(п+1)-й предназначены для приема переноса, возникающего на выходе первого переноса в (ь, +1) вычислительном блоке при сложении младших разрядов данных при действии синхроимпульса С, . В (и+2)-й строке по входу 120 первого переноса осуществляется прием разрядов переноса из (и+1)-й строки при наличии управляющего сигнала на входе 122.Входы 73,86,100,107 (х,) второго переноса вычислительного блока в строчках с 1-й по (и+1)-ю матрицы предназначены для приема переноса, возникающего при сложении старших рязрядов данных с выхода второго переноса в (х, 1-1) вычислительном блоке при действии синхроимпульсаВ (и+2)-й строке на вход 118 второго переноса поступает сигнал переноса с выхода второго переноса своего же вычислительного блока.Входы 74,87, 101 и 108 суммы (1,.1) вычислительных блоков в (п+",) строках матрицы предназначены для приема разряда суммы, возникающего на выходе суммы (х,) вычислительного блока при наличии управляющего сигнала на входе управления передачи суммы. В (и+2)-й строке на этот вход 119 суммы поступает значение суммы с соседнего справа вычислительного блока.Первые информационные входы 76 и 89 (,) вычислительного блока, где х=1-п, 1=1-п, предназначены для приема сигнала с первого управляющего выхода (х,1) вычислительного блока и формирования соответствующего разряда частичного произведения, В (и+1) -й и (и+2)-м столбцах матрицы на этот вход 102 поступает сигнал для формирования дополнительного кода, в,(и+1)-й строке матрицы на первый ин 5формационньп вход 110 поступает сигнал переноса с соседнего справа вычислительного блока, в (и+2)-й строке матрицы на первьп информационныйвход 121 поступает значение суммы с10 (п+1)-й строки матрицы при наличииуправляющего сигнала на входе 122.Второй информационный вход 111 ввычислительных блоках,(п+1)-й строкиматрицы предназначен для приема сиг 5 нала переноса с выхода 117 второгопереноса соседнего слева вьчислительного блока. На управляющие входы 112и 122 вычислительньх блоков (и+1) и(и+2) строк поступает сигнал с выхо 20 дов устройства управления. При поступлении сигнала на вход 112 в вычислительных блоках (п+1)-й строки запрещается прием информации по 110 и 111входам, в вычислительных блоках(и+2)-й строки происходит запрещениеприема информации по входам 118 и 119разрешения приема информации по входам 120 и 121,Вход 90 разрешения записи в вычис 30 лительных блоках первого столбца в ипервых строках предназначен для управления записи информации в триггер41, в вычислительных блоках (и+2)-йстроки при наличии сигнала на этомвходе 123 происходит запись информации с входа 121 в триггер 68.Первые управляющие входы 177 и 91в вычислительных блоках первых 11 строках предназначены для запрещения пеАо редачи информации между вьчислительными блоками, при наличии на них управляющего сигнала с выходов устройства управления.При наличии управляющего сигнала45 на входах 78,92, 103.и 113 производится передача значения разрядов суммы вверхний соседний вычислительньп блок.На вход синхронизации всех вьчислительных блоков подаются синхроимпуль 5 О сы для синхронизации работы вьчислительных блоков.При наличии сигнала на входах 80и 94 Формирования дополнительного кода производится преобразование прямого кода разрядов частичного произведения в дополнительный код .На первом управляющем входе 98 вычислительных блоков первого столбцаформируется управляющий сигнал Я, 1569826значение которого соответствует значению управляющей переменной для Формирования разрядов частичного произведения,5На втором управляющем выходе 99Формируется управляющий сигнал Г,значение которого соответствует значению знака произведения.Работа вычислительных блоков мат Орицы 1 предлагаемого устройства синхронизируется импульсами, вырабатываеиьпи устройством 2 управления ипоступающими на вход синхронизацииблоков. Суть работы вычислительныхблоков заключается в суммированиибитов данных, поступающих на различные информационные входы вычислительных блоков. Причем, существенной особенностью работы устройства являетсявозможность производить сложение данных на сумматоре в каждый момент действия синхроимпульсов, т.е. если тактработы вычислительных блоков, а следовательно, и всего устройства состоит иэ синхроимпульсов , и С , то сумматор производит сложение данных, поступающих на его входы как по Стак и по о .Рассмотрим работу вычислительного блока, набор которых входит в матрицу 1, начиная с второгопо п-й столбец в и строках матрицы.По входу данных при отсутствии управляющего сигнала на первом управляющемвходе разряды данных последовательно35поступают на входы триггеров 19 и 20.При наличии синхросигнала информациязаписывается в триггер 19, при отсутствии синхросигнала данные записываются в триггер 20. Наличие синхросиг- онала считается действием синхроимлпульсаотсутствие с считаетсядействием синхроимпульса с, где=Под воздействием синхроимпульсал, информация считывается с выходатриггера 19 и через элемент 21 поступает на выход 84 данных блока и навторой вход элемента И 17. При наличии управляющего сигнала на первоминформационном входе 76 информация с5 Овыходов элемента 17 поступит на входы элемента 2 И-ИЛИ 15, в зависимостиот управляющего сигнала на входе 80Формирования дополнительного кодаблока, на выходе элемента 15 появится информация либо с прямого, либо55с инверсного выхода элемента 17 и далее через элемент ИЛИ 10 поступит навторой вход сумматора. На первый вход сумматора при поступлении синхросиглнала о информация поступает с входа первого переноса блока, при действии синхросигналас входа 73 второго переноса блока на третий вход сумматора с выходов триггеров 9 и 14 поступает значение суммы, образованной в предыдущем такте работы вычислительного блока, Таким образом, сумматор 7 вычислительного блока по , обл рабатывает информацию, поступившую на его входы с входа 75 первогэ переноса блока, с выхода триггера 19 и выхода триггера 9, по синхросигналу лс обрабатывается информация с входа 73 второго переноса блока и с выходов триггеров 20 и 14. Образованная в результате суммирования сумма записывается по синхросигналу , в триггер 9, по синхросигналув триггер 14, получившийся в данном такте перенос по синхросигналу записывается в триггер 8, а по синхросигналув триггер 13. Информация с выходов триггеров 8 и 13 поступает на выходь 1 81 и 83 первого и второго переносов блока соответственно. Б зависимости отналичия управляющего сигнала на входе 78 управления передачей суммь элемента информация с выходов триггеров 9 и 14 может поступать либо на выход 82 суммы элемента, либо на вход сумматора.Работа вычислительного блока первого столбца первых и строк аналогична работе описанного блока. Отличие заключается в следующем, информация с выхода сумматора 23 записывается в триггеры 24 и 25 по синхросигналу ь а инФормация, вырабатываемая поне используется, причем триггер 24 осуществляет задержку сигнала с выхода сумматора на полутакт работы устройства. Кроме того, в данном элементе вырабатывается управляющий сигнал на первом управляющем выходе 98 элемента, для этого используется выход основного триггера 33 и выход дополнительного триггера 32, который задерживается на полутакт триггером 35, при этом по синхросигналу , напервом управляющем выходе 98 появится сигнал с выхода основного триггера 33, а по С с выхода триггера 35. Кроме того, в вычислительных блоках первого столбца и строк матрицы вычислительных блоков формируется управляющий сигнал на втором управляющем вы156982 ходе 99. блока, который равен сумме по вой 2 битов данных, поступивших в блок по входу 85 данных при наличии управляющего сигнала на первом управ 5 ляющем входе 9 1. Информация, поступ пившая в блок по синхросигналу ь 1 задерживается триггером 38 на полу- такт и на входе полусумматора 39 совпадает по времени с информацией, поступившей по синхросигналу , и дал лее, сложившись, записывается в триггер 40 и затем при наличии управляющего сигнала на входе 90 разрешения записи записывается в триггер 4 1. Вы числительные блоки (и+1) и (и+2)-го столбцов суммируют по синхросигналу 1: данные, поступающие в блок по входу 100 второго переноса, входу 101 суммы и входу 102 Формирования допол нительного кода с суммой, образованной в предыдущем тактеОбразованные в данном такте перенос и сумма в следующем такте появляются на выходе 106 второго переноса блока, и в за висимости от значения управляющего сигнала на входе 103 управления передачей суммы блока, либо на выходе 105 суммы, либо вновь поступает на вход сумматора 43, 30Вьиислительные блоки (и+1)-й строки матрицы по синхросигналу о, суммирует сигналы, поступающие с входа 109 первого переноса и информационного входа со значением суммы предыдущего такта, которое хранится в триггере 52. Полученные по синхросигналу в данном такте перенос и сумма записываются в триггерах 5 1 и 52 соответственно. По, синхросигналу о сумма О тор 50 складывает сигналы, поступающие с входа 107 второго переноса и второго информационного входа 111 блока со значением суммы предьдущего такта, которое хранится в триггере 57. 45Полученные перенос и сумма записываются в триггеры 55 и 57 соответственно. Наличие управляющего сигнала на втором управляющем входе 112 запрещает подачу сигналов с первого и 5 О второго информационных входов 110 и 111 блока на сумматор.Вьиислительные блоки (и+2)-й строки работают по синхросигналу, причем при наличии управляющего сигнала на 55 втором управляющем входе 122 сумматор 62 суммирует данные, поступающие с входа 120 первого переноса и первого информационного входа 121 блока со 6 10значением, записанным в триггере 68, при этом сумма и перенос поступают соответственно в триггеры 64 и 63. При отсутствии управляющего сигнала сумматор 62 принимает информацию с входа 118 второго переноса и входа 119 суммы блока.В матрице вычислительных блоков первые и строк вычислительных блоков формируют п умножителей, осуществляющих умножение поступающих сомножителей произвольного знака. Сомножители поступают в умножители с информационных входов 3 последовательным кодом разряд за разрядом в. каждом такте работы устройства. Под тактом работы устройства,понимается сдвиг числа на один разряд. Количество пар сомножителей определяется числом информационных входов в матрицу вычислительных,блоков. Каждый умножитель реализует алгоритм согласно табл.1, которая приводится для случая и-разрядных сомножителей:А=а,а а а, и В=Ь,Ь Ь,.Суммирование строк таблицы позволяет получить результат умножения чисел А и В. Управляющими переменными для левой половины таблицы является последовательность значений разрядов сомножителя В, начиная с младшего разряда Ь для верхней строки и кончая разрядом Ь для нижней строки. Для правой половины таблицы управляющими переменными являются значения разрядов сомножителя А - от старшего разряда а до младшего а . Таким образом, при подаче в устройство двух сомножителей последовательным кодом, причем один из сомножителей старшими разрядами вперед, а второй - младшими, можно совместить введение чисел с операцией формирования и суммирования строк таблицы частичных произведений,В (п+1)-й строке матрицы вычислительных элементов производится суммирование данных, которые поступают на каждом такте работы устройства из и-й строки матрицы.Последняя (и+2) -я строка матрицы преобразует двухрядный код, поступающий в нее из (и+1) - й строки в окончательный результат, представляющий собой сумму парных произведений сомножителей. Работа матрицы гычислительных элементов состоит и следующем: по информационноьг нхо у.3.1 в первую строку матрицы в парном такте по156982 ступают значения знаков первой пары сомножителей: А=ад,а,аа и В=Ь ЬЬ .Ь, где и - разрядность сомножителей, последовательно друг за дру 5 гом: по ь, знак Ьодного сомножителя, по (, знак а - второго. Под воздействием управляющего сигнала Удлительность которого равна С, +ь( они поступают в первый вычислительный элемент первой строки. Знак одного из сомножителей задерживается триггером 38 на. время действия синхросигнала ь, для того, чтобы на входы полусумматора 39 знаки поступили одновременно, Значение суммы знаков, которое соответствует значению знака произведения сомножителей, записывается в триггер 40 и затем перепишется при наличии управляющего сигнала в триггер 4 1. 2 О Таким образом, на шестом выходе вычислитепьного элемента 1.1.1 на третьем такте работы устройства будет( сформирован управляющий сигнал Ц соответствующий знаку произведения. 25На втором такте работы устройства по информационному входу 3.1 в вычислительный блок 1.1.1 поступают старший разряд аодного из сомножителей и младший разряд Ьсомножителя В, 30 которые записываются: Ь- в основной триггер 32 по сигналу ь, и а, - в основной триггер 33 по сигналу ( соответственно. В следующем такте по сигналу ь(, происходит перезапись значения разряда Ьс выхода триггера 32 в триггер 35, кроме того, значение его поступит на вход элемента И 30 и на выход 97 данных блока 1.1,1 для записи в триггер 19 соседнего вычислительного блока 1.1,2, С выхода триггера 33 значение разряда а, записывается в дополнительный триггер, поступает первый управляющий сигнал на вь 1- ход 98 вычислительного блока для А 5 Формирования управляющего сигнала Ц Значение сигнала С поступает на первый информационный вход 89 элемента и на выходе элемента И 30 Формируетсяпервое частичное произведение п=аЬ . 50 В зависимости от значения управляющеlго сигналакоторое соответствуетзнаку произведения, сформированноечастичное произведение поступит навход сумматора 23 либо в прямом, либо в обратном коде. С выхода сумматора сигналы, соответствующие сумме и переносу, записываются в триггере 25 и 24. По этому сигналу в триггер 32 б2производится запись следующего разряда Ь (,.( сомножителя В, а значение разряда Ьпереписывается в триггер 19 блока 1.1,2.В этом такте по синхросигналу ( д значение разряда а с выхода триггера 33 поступает на вход элемента И 30 и выход 97 данных блока; сигнал с выхода триггера 35, соответствующий значению разряда Ьпоступает на первый управляющий выход 98 блока в далее, на первый информационный вход 89 . Вследствие этого на выходе элемен-, та 39 сформируется частичное произведение Ьа,. Однако запоминание результата суммирования не производится, так как он дублирует действия, выполненные по сигналу (, . В результате выполнения данного такта в триггеры 32 и 33 вычислительного блока 1.1 будут записаны значения разрядов Ь ,и а, в триггеры 24 и 25 будут записаны значения переноса и суммы от сложения частичного произведения П со значением, записанным в предыдущем такте в триггер 25 и сигналом, поступившим по входу 88 первого переноса блока 1.1. В триггеры 19 и 20 вычислительного блока 1,2 будут записаны значения разрядов Ьд,а,.В четвертом такте по сигналу в вычислительном блоке 1.1,1 будут произведены следующие действия: в триггер 32 запишется значение разряда Ь, с помощью элементов 34 и 30 сформируется разряд частичного произведения П=а,Ь , и просуммируется с предыдущим частичным произведением а,Ъ записанным в триггеры 25: сформируется управляющий сигнал Ц , равный значению разряда О( сомножителя А , Прн действии сигнала (, значение управляющего сигнала 0 будет соответствовать значению разряда Ь ь.1 сомножителя В. В вычислительном блоке 1.1.2 при действии сигнала произойдет запись втриггер 19 значения разряда Ь ( Кроме того, с помощью элементов 21 и 17, а также управляющего сигнала О, поступающего на первый информационный вход блока, будет сформирован следующий старший разряд частичного произведения П =а Ь. В зависимости от значения управляющего сигнала (1 на( входе 80 Формирования дополнительного кода блока, прямой или обратный код этого разряда подается на сумматор 7 и далее полученная сумма и переносзаписываются в триггеры 9 и 8. С выхода 84 данных вычислительного блока 1,1.2 значение сигнала, соответствующее разряду Ь, поступит на вход 72 данных блока 1.1.3 и запишется в5 триггер 19. По сигналу 3 в блоке 1,1.2 произойдет запись в триггер 20 значение разряда а. будет сформира ван с помощью тех же элементов 21 и 17 младший разряд частичного произведения П =аЬ. Результат суммирования записывается в триггеры 23 и 24 с выхода 72 данных вычислительного блока. Значение сигнала, соответствующее разряду а перепишется в триггер 20 блока 1.1.3.В каждом последующем 1-м такте по информационному входу 3.1 в вычислительный блой 1,1.1 поступает новая пара разрядов а; и Ь-(ь) сомножителей. В вычислительных блоках строки с помощью связей между выходом и входом данных происходит сдвиг разрядов сомножителей в сторону и+2-го блока, 25 причем продвигаются элементы сомножилтеля В, по ь - элементы сомножителя А. Запоминание разрядов сомножителя В производится триггером 19, сомнохжтеля А - триггером 20.30По синхросигналу 3, в вычислительных блоках строки с помощью элементов 21 и 17 формируются младшие разряды П;, =а;, Ь, а;, Ь и( 2)а . Ьчастичного произведения, начиная с блока 1.1, в котором Формируется.разряд а Ь, и по блоку 1.2, в котором Формируется разряд, равный а ,Ь(; ). формирование частичного произведения производится подвоздействием управляющего сигнала ( который поступает с первого управляющего выхода блока 1.1.1 на первые информационные входы вычислительных блоков строки; значение (1 в данном случае соот ветствует значению управляющей переменной а . В зависимости от. знака произведения сомножителей, который формируется в первом блоке строки в виде управляющего сигнала Я с Вто( рого управляющего выхода, он поступает на входы формирования дополнительного кода блоков с 1.1.1 по 1.1. +. На сумматоры 7 частичное произведение поступает либо в прямом коде с55 прямого выхода элемента И 17, либо в обратном - с инверсного выхода элемента 17. Промежуточная сумма младших разрядов произведения, полученная как результат суммирования частичного произведения П,поступившего на второй вход сумматора, с информацией, полученной с входа первого переноса блока и данными поступающими с выходов триггеров 9, записывается в триггеры 9 и используется в следующем такте. Промежуточные переносы записываются в триггеры 8 и в следующем такте поступают на выходы первого переноса вычислительных блоков. Суммирование частичных произведений отрицательных чисел в обратном коде требует наличия цепи обратной связи, для того чтобы избежать этого в преДлагаемом устройстве производится преобразование обратного кода в дополнительный за счет введения связи с второго управляющего выхода первого блока на вход первого переноса блока 1,1.п 2.; т.е. в младший разряд сформированного частичного произведения производится добавление единицы, за счет чего происходит преобразование обратного кода в дополнительный.По сигналу в вычислительных блоках строки с помощью элементов 21 и 17 формируются старшие разряды П1 =1 И.(-) 2 И-(-2)1-2 - (1- ) частичного произведения, начиная с блока 1.1.2, в котором формируется разряд, равный а;в Ь(; 1, Для Формирования частичного произведения в вычислительные блоки на первый информационный вход поступает управляющий сигнал ( с первого управляющего выхода блока 1,1.1, значение Цвданном случае соответствует значениюуправляющей переменной Ьд (; 1. В зависимости от знака произведения сомножителей, который формируется в первом блоке строки, управляющий сигнал (1 с второго управляющего выходапоступает на входы Формирования дополнительного кода блоков, начиная с 1.1.1 по 1,1 и+2. В вычислительныхблоках на сумматоры 7 поступает частичное произведение в прямом коде,если знак произведения положительныйлибо в обратном, если знак произведения отрицательный. В блоках 1.1.п+1- 1.1.п+2 строки знак произведения непосредственно подается на сумматор 43и в результате в (и+2)-м блоке строкибудет сформирован окончательный знакпроизведения.Промежуточная сумма с выхода сумматора 7 записывается в триггеры 14 ив следующем такте поступает через элементы И 11 и ИГК 16 на третий вход сумматора, Промежуточные переносы записываются в триггеры 13 вычислитель 5 ньх блоков и в следующем такте поступают на выходы второго переноса вычислительных блоков. В и+1 такте 1 рабаты, устройства в триггеры 19 вычислительных блоков будут записаны все разряды сомножителя В, а в триггеры,20 - все разряды сомножителя ПЛ, причем в блоке 1,1.1 разряды а и Ь в 1.1.2 яд., и Ь,г в 1.1.3 - а и Ь д, в 1,п-а , в Ь В следующем и+2 такте на первые управляющие входы 9 блоков первой строки падается управляющий сигнал У с первого выхода устройства управления, По этому сигналу в .блок (,1 запишется новая пара знаков сом(нажителей а в остальных блоках Праизоидет обнуление триггеров 19 И 2 О, Кроме того, в этом такте будет (;формировано П частичное праиэвецение и просуеирована в промежуточной 25 суммой предыдущих тактов, которая хранится в триггерах 9 и 14 вычислительных блоков, Таким образом, цикл работы умножителя составляет и+1 такт. яждяя следующая строка матрицы Вы( числительных блоков принимает: пары сомножителей со сцвигом на адин такт т,е. если в первую строку поступают а, и Ь , разряды сомножителей Л, и В, то во вторую а, и Ь; разряды сомножителей А ( и В , в третью а, . и Ь ( ,) разряды сомножителей А:.-". Вз и т:д. Работы остальньг" истрок вычислительных блоков анялагичн(д работе описанной первой строки. В процессе выполнения операции ум"нажения пар сомножителей между и первььи строками матрицы осуществляетсяпередача промежуточных переносов,в(ээникающих на каждом такте и запи .ь(вяеь:дьь в триггеры 8 и 13 (, в соседнюю верхнюю строку, Пля этога выходперенося 1 -го вычислительнога блоканижней строки соединяется с входампервого переноса 1-1) вычислитель тБОнсго блока соседней верхней строкипри этом по этой связи передаетсязначение мпадших разрядов промежуточных переносов Выход второго переноса г.-го вьгчислительного бг 1 ака соединен с входом второго переноса х+1вычисгительного блока соседней верхней строки, ггри этом по этой связи передается значение старших разрядовпромежуточных переносов,Таким образом, на любом такте работы каждой строки матрицы (умножителе) осуществляется поступление по(входу 3новой пары разрядов сомножителей; суммирование сформированного частичного произведения с промежуточной суммой, полученной в предыдущем такте и считываемой с выходовтриггеров 9 для младшей половины разрядов и с выходов триггеров 14 длястаршей половины разрядов, и с промежуточными переносами, поступающимис нижней соседней строки матрицы, причем по входу первого переноса блоковпоступают переносы младшей половиныразрядов, а по входу второго переноса - старшей половины разрядов. Результат суммирования в виде вновьполученной промежуточной суммы и переносов записывается в триггеры 9, 1 чи 8,13 соответственно. По окончаниикаждого цикла работы умножителя вега выходных триггерах (8, 13,9, 14)будет записано произведение пары сомножителей, .представленное двухрядным кодом т,е, в ниде кода перекосови кода суммы. В каждом третьем тактецикла двухрядный код произведенияпередается в соседнюю верхнюю строкуматрицы, для этого в вычислительныеблоки строки с соответствующего выхода блока управления поступает упрявлякпций сигйал У + где х номерстроки. Под воздействием этого сигнала поступающего на входы управления передачей суищ блоков, выходытриггеров 9 и 14,. с которых считывается значение разрядов суммы соединяются с помощью элементов И 12 с выходами суюь вычислительных блоков,Сигнал с выхода суммы. вычислительных блоков х-й строки поступает натретий вход суммы соседнего сверхувычислительного блока (ь+1)-й строкии далее через элемент 6 на второйвход сужатара 7. В момент передачисуми 1 и переносов для строки (+1)будет второй такт работы, в катарампо входу З.х+1 и (+1,1)-й вычислительный блок только поступает первыйзначащий разряд пары сомножителей и, поэтому наложение сигналов на второмвходе сумматора не произойдет.Таким образам, па окончании процесса умножения чары сомножителей в и-йстроке матрицы 1 в нее поступают результаты операции умножения предыдущих пар сомножителей из нижней строки . По мере освобождения строк матрицы в нее может поступать новая последовательность пар чисел.В (и+1)-й строке матрицы вычислительных блоков производится суммирование переносов, возникающих на каждом такте работы и-й строки матрицы, поступающих с выхода первого переноса, для младшей половины разрядов и с выхода второго переноса, для старшей половины разрядов, выходов блоков на входы первого и второго переносов блоков (и+1)-й строки. В процессе работы возникающие переносы в вычислительных блоках и+1 строки передаются между элементами для каждой половины разрядов с выхода первого переноса на первый информационный вход соседнего слева вычислительного блока и с выхода второго переноса на второй информационный вход соседнего справа 25 вычислительного блока для старшей половины разрядов. Значение разрядов промежуточной суммы в виде двухраэрядного кода записывается в триггеры 5 1 и 52 для младших разрядов и триггеры 3056 и 57 для старших разрядов. Цикл работы вычислительных блоков (и+1)-й строки составляет также и+1 такт. Результат умножения пары сомножителей иэ и-Й строки матрицы 1 поступает на 35 , входы суммы вычислительных блоков(и+1)-й строки. Для этого, на входы управления передачей суммы вычислительных блоков (и+1)-й строки поступает УпРавлЯющий сигнал 7 +з, кото О рый подключает выходы триггеров 52 и 57 на выходы суммы вычислительных блоков и в это время на .входы суммы вычислительных блоков поступает код суммы с и-й строки матрицы. С выходов 45 суммы вычислительных блоков разряды данных поступают в вычислительные блоки (п+2) -й строки. В следующем такте работы (и+1)-й строки матрицы старшие разряды сформированного в вы О числительных блоках двухрядного кода дпя преобразования в окончательный результат передаются в вычислительные блоки (и+2)-й строки. В вычислительных блоках (и+1)-й строки в момент передачи необходимо для установки в ноль триггеров 51 и 56 разорвать цепи распространения внутренних переносов. Для осуществления этих действий на входе управления передачей суммы сохраняется сигнал У(т.е. длительность сигнала У цз равна двум тактам), а на второй управляющий вход поступает сигнал У, который отключает второй вход сумматора 50. Таким образом, второй и третий входы сумматоров 50 будут отключены от источников данных и, следовательно, не произойдет искажения разрядов числа, поступающего по входам первого и второго переносов вычислительного блока. Эти разряды чисел соответствуют переносам, возникающим при обработке новой пары сомножителей новой последовательности в и-й строке матрицьг.Вычислительные блоки (и+2)-й строки матрицы 1 принимают двухрядный код, поступающий с (и+1)-й строки и за (и+1) так формируют окончательный и-разрядный Результат операции суммиРования пар произведений. Окончательный результат формируется на информационном выходе 4 устройства последовательно разряд за разрядом, начиная с младшего и-го разряда и кончая знаковым разрядом произведения. Разряды данных, поступающие с первого информационного входа вычислительного блока, записывающего в триггер 68 под воздействием управляющего сигнала У , , поступающего на вход разрешения записи вычислительного блока с (и+2)-го выхода блока управления. Триггер 68 осуществляет задержку сиг-, нала на один такт работы устройства для временного согласования.с информацией, которая поступает на вход первого переноса и первый информационный вход вычислительных блоков п+2 в следующем такте. Прием информации с (и+1) -й строки в (и+2)-ю осуществляется под воздействием управляющего сигнала У +, поступающего на второй управляющий вход вычислительных блоков, при этом обрываются связи .передачи значений суммы и переносов между вычислительными блоками и за счет этого происходит обнуление триггеров 63 и 64. Поступающая в данном такте информация с входа первого переноса и первого информационного входа складывается со значением разрядов числа, считываемого с выхода триггера 68, и полученные значения поразрядной суммы и переноса записываются соответственно в триггеры 64 и 63. Эти действия выполняются при воздействии син