413409

Номер патента: 610180

Опубликовано: 05.06.1978

Авторы: Пермяков, Рачков

МПК: G11C 29/00

Метки: блоков, памяти

...элемента И 10 и через элемент задержки 11 к первому входу третьего элемента И 12. Выход регистра эталона 13 подключен к четвертЬму входу блока памяти 1 и к второму входу блока сравнения 4, вц-. ход которого подключен и первому входу элемента И 9. Входы регистров 8 и 13, триггера режима 14 и второй вход датчика 6 подключены к выходу блока ввода 5. Единичный выход триггера режима 14 подключен к первому входу элемента И 10, а нулевой - к третьему входу элемента И 9. Выход элемента И 10подключен к второму входу объекта контроля 1, а выход элемента И 9 - ко входу установки в О триггера неисправности 15. Вход установки в 1 триггера 15 и первый вход элемента ИЛИ 16подключены к цепи Пуск 1. Выход триг-Огера неисправности 15 подключен ко...

Номер патента: 646375

Опубликовано: 05.02.1979

Автор: Иванов

МПК: G11C 29/00

Метки: блоков, памяти

...диаграмму считывания, записи, стирания или регенерации, Временное положение и длительность управляющих сигналов для проверяемого блока памяти 17 задаются программируемыми лийиями задержки (на чертеже не показаны) формирователя в счетчиках 5. С выходов формирователя 4 управляющие сигналы поступают в формирователь 6. Амплитуда выходных сигналов задается кодом счетчика 7. С выходов формирователя 6 сигналов сигналы управления заданной амплитуды поступают на входы испытуемого блока 17. Питание испытуемого блока 17 производится от блока питания 8. Значения питающих напряжений блока питания 8 оп ределяются кодами, хранящимися в счетчиках 9. Испытуемый блок 17 заключен в термостат. Задание температуры окружающей среды производится датчиком...

Номер патента: 717668

Опубликовано: 25.02.1980

Авторы: Лучин, Перелыгин, Праслов, Самсонов

МПК: G01R 29/00

Метки: блоков, памяти

...информации контроля и последующей одновременной передачи ее на контролируемый объект, помещенный в контактныйблок 21,Устройство работает следующим образом.Контроль параметров складывается издвух этапов, первый из которых являетсяподготовительным, когда в узлы и блокиустройства заносится необходимая информацияв соответствии с требуемым алгоритмом кон.троля. На втором этапе происходит переза.пись этой информации в Д-триггеры регистров 17 и 18 и блоков 19 и 20 регистров,передача ее на входы контролируемого объектаи собственно измерение соответствующего па.раметраПо сигналу разрешения от программногоблока 4 на реализацию требуемого алгоритмапроверки на выходах блока 3 блока 1 управления устанавливаются следующие сигналы:сигнал...

Номер патента: 963094

Опубликовано: 30.09.1982

Авторы: Авинов, Галактионов, Карый, Севериновский, Чубаров

МПК: G11C 11/14

Метки: блок, памяти

...29-31 амплитуды тока, например, резисторы, компенсирующие индуктивные элементы 32-34, например, дроссель, шунтирующие элементы 35 и 36,магнитопленочны элементы 37 памяти, разрядные шины 38На чертеже изображена также часть схемы запоминающего устрой ва - коммутатор 39 числовых шин с блоком 40 компенсации. Каждый из индуктивных элементов 32-34 последовательно с одним из ограничителей 29- 31 амплитуды тока подключен между входами рядом расположенных элементов 15-20 выборки смежных групп 1-4, например, элементов 18 и 19 групп 1 и 2, шунтирующий элемент 35 подключен параллельно первой числовой шине 5, а шунтирующий элемент 36 подключен параллельно последней числовой шине 14. Концы нечетных числовых шин 5,7 .,13 и начала четных...

Номер патента: 1070605

Опубликовано: 30.01.1984

Авторы: Зиновьев, Пятошин, Семаков, Тузиков

МПК: G11C 29/00

Метки: блоках, исправления, ошибок, памяти

...И - я подматрица образова.на из нулевой матрицы порядка иединичной матрицы порядка и и приписанной снизу строки из П единиц.первая и й - я подматрицы проверсчной матрицы соответствуют контрольным разрядам, а.остальные ("1 -2)инФормационнич.Например, проверочная матр 1 лцан соответствии с которой вы 11 олненысоединения на Фиг, 1 имеет слеп".:-ющий вид". 1000 1000 1000 0000 0100 0100 0100 ОООО 0010 0010 0010 ОООО 0001 0001 0001 1000 0000 0001 ОООО 1000 0100 1000 0000 0100 0010 0100 1000 0010 0001 0010 0100 0001 0000 0001 0010 1111 два другими контрольныи выходамиустройства.На Фиг, 1 а,б,.в,г показана структурная схема устройства для исправления ошибок в й блоках памяти (дляй = 4 и о: 4); на Фиг, 2 - структурнаясхема генератора кода...