Комбинационный двоичный сумматор-вычитатель

О П И С А Н И Е 174438ИЗОБВЕТЕНИЯ Союз Советских Социалистических РеспубликАВТОРСКОМУ СВИДЕТЕЛЬ т авт. свидетельствависим влено 22,И 1,1964 ( 912944/26-24) 42 пт, 14 оз инеиием заявки912945/26-24т 22 июля 1964 г. с присое Приор ит МПК б 061 Государствеииыиомитет по деламизобретенийи открытий СССР 1.142,07(088,8) вано 27,И 11,1965. Ьюллетен1бликования описания 2.Х,1965 ублш 1,ата о Авторыизобрете Н, И, Осадчий и В. П. Чистов аявитель КОМБИНАЦИОННЫЙ ДВОИЧНЫЙ АТОР-ВЫЧ ИТАТЕЛЬ Извести национных лей на ло НЕ.Это и тех налов эконо в пря элеме"ктва приве,ет за счет ментов дляпереноса выполнять е и умень испо фо сдел опер шить ьзования одних мирования сигать схему более ации вычитанияразнотипность Предл известнь роена на тах ИЛ ИЛИ -ная схем на на че женного устпре еже втор он ющий муле: 1- а,Ь,). старший учае вы- элемен+ п(ак а,Ь, - , - а,Ь одписная группа174 различные модификации комбидвоичных сумматоров-вычитатеческих элементах И, ИЛИ,женное устроиство отличается от тем, что его схема целиком постдвухвходовых логических элемен- И - НЕ (или в общем случае НЕ и ИЛИ). Оно содержит две последовательно включенные схемы неравнозначности с дополнительными выходами и подключаемую к этим выходам двухвходовую схему ИЛИ - НЕ для формирования сигнала заема или пере носа в старший разряд, причем каждая из схем неравнозначности, в свою очередь, содержит по схеме ИЛИ - НЕ на входе, по две схемы ИЛИ - НЕ, присоединенных одними входами к выходу упомянутой схемы ИЛИ - НЕ и двумя другими входами соответственно ко входам устройства (для первой схемы неравнозначности) либо к выходу первой схемы неравнозначности и источнику сигнала заема или переноса из младшего разряда (для второй схемы неравнозначности) и по одной схеме ИЛИ на выходе, подключенных к выходам второй и третьей схемы ИЛИ - НЕ. 10 Устройство содержит две последовательновключенные схемы неравнозначности (обведены пунктиром), каждая из которых содержит три логических элемента ИЛИ - НЕ 1 - 3 и один элемент ИЛИ 4. (В практичес кой схеме элемент 4 можно исключить, построив схемы только на элементах ИЛИ - НЕ с дополнительными выходами). Уменьшаемое а, и вычитаемое Ьпоступают на вход первой схемы неравнозначности, а заем и,из младшего разряда и выходной сигнал разности 1 Г,. - (а,Ь,+ а,Ь ) - на входсхемы неравнозначности, Результирусигнал разности вычисляется по форФормирование сигнала заема п, в разряд осуществляет элемент б (в сл читания он подключен к выходам бКорректор Л. Е. Марис едактор Л. Утехин аказ 2678/5 Тираж 975 Формат бум. 60 Х 90% Объем 0,1 б изд,ЦНИИПИ Государственного комитета по делам изобретений и отМосква, Центр, пр. Серова, д. 4. Цена 5 котий СССР ТипограЧ;и Сапунова тов схем неравнозначности) по следующейлогической формуле: В случае оперирования с числами а, и Ь, представленными в прямом коде, отрицательная разность представлена в схеме многоразрядного вычитателя обратным кодом, и в цепи циклического заема циркулирует сигнал. Работа схемы в режиме суммирования отличается только способом формирования сигнала переноса, вычисляемого по формуле Рк = (Стк -, к) -1- Р- (Пкк+ фкк) Для перевода схемы в режим суммирования достаточно переключить входы элемента Б цепи переноса к выходам 7 элементов схем неравнозначностп (на чертеже указано пунктиром). Предмет пзобретснпяКомбинационный двоичный сумматор-вычитатель, отличающийся тем, что, с целью осуществления операции гычптания и прямом 5 коде, а также упрощения схемы и возможности применения однотипных элементов, он содержит две последовательно включенные схемы неравнозначности с дополнительными выходам и подключаемую к этим одам 10 двухходовую схему ИЛИ - НЕ для формирования сигнала заема илп переноса в старший разряд, причем каждая из схем не- равнозначности, в свою очередь, содержит по схеме ИЛИ - НЕ на входе, по две схемы 15 ИЛИ - НЕ, присоединенных одними входами к выходу упомянутой схемы ИЛИ - НЕ с двумя другими входами соответственно ко входам устройства (для первой схемы неравнозначности) либо к выходу первой схе мы неравнозначности и источнику сигналазаема или переноса из младшего разряда (для второй схемы неравнозначности) и по одной схеме ИЛИ на выходе, подключенных к выходам второй и третьей схемы 25 ИЛИ - НЕ.