174439

О П И С А Н И Е 74439ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик Зависимое от авт. свидетельств аявлено ОЗХ 11.1964 ( 915687/26-2 присоединением заявкиПриоритет Кл, 42 тп, 14 ю ГосудаРствеииый жмитет по делам и зоб,Эетеи ий и откРытий СССРОпубликовано 27,Н 11.1965, Бюллетень М К 681.142.07,(088,8) Дата опубликования описания 27.Х.196 ИИ 0,) Г 1 А;1 ЛаЛ 116щ; 1:Яф",Г 1Авторы зобретен В. П. Сигорский, Л. С. Ситников и Л, Л. Утяко Институт математики СО.АН СССРител ПАРАЛЛЕЛЬНЫЙ НАКОПИТЕЛЬНЫЙ ДЕСЯТИЧНЫЙ СУММАТОРодписная группа М 174 Известны гараллельные накопительные десятичные сумматоры, содержащие фазо-импульсные многоустойчивые элементы, схемы ИЛИ, триггеры и схемы совпадения.Предлагаемый сумматор отличается от известных тем, что в нем вход фазо-импульсной многоустойчивой ячейки каждого разряда подключен через схему ИЛИ к выходу схемы совпадения предыдущего разряда и к выходу динамического триггера данного разряда, Вход установки единицы подсоединен к источнику импульсов слагаемых, вход установки нуля - к источнику импульсов опорной последовательности, а вход тактовых импульсов - к источнику тактовых импульсов. 1 Это упрощает схему сумматора.На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг. 2 - временные диаграммы работы сумматора.Каждый разряд включает ячейку 1 памяти 2 на фазо-импульсном многоустойчивом элементе, динамический триггер 2 со входами установки нуля и единицы, схему 3 ИЛИ и разновременную схему совпадения 4, выполненную на ферритовом кольце с прямоугольной 2 петлей гистерезиса.В ячейках памяти хранятся цифры соответствующих разрядов одного из слагаемых. При отсутствии команды сложения все триггеры установлены в состояние единица благодаря 3 поступлению на входы Б установки единицы импульсов и, фазы которых соответствуют цифрам разрядов второго слагаемого (фиг. 2,в). При этом на выходе динамического триггера имеется последовательность импульсов (фиг. 2, д), повторяющая последовательность тактовых импульсов (фиг. 2,а), в которой присутствуют импульсы, соответствующие всем числам за исключением 9,На вторые входы всех схем 3 с выходов предыдущих разрядов поступают импульсы, соответствующие числу 9, так, что на их выходах имеется полная последовательность тактовых импульсов, содержащая все числа. Импульсы с выходов схемы 3 поступают на ячейки памяти, обеспечивая их способность находиться в любом из устойчивых состоянии. При этом на выходе каждой ячейки имеется периодическая последовательность импульсов, соответствующих определенному числу из набора 0,1,2, 8,9.Каждый импульс с выхода ячейки 1 поступает на схему 4 и перемагничивает кольцо с ППГ в состояние В,. Приходящий вслед за этим импульс, соответствующий числу 9, несколько сдвинутый во времени, возвращает кольцо в состояние В,. При.этом на выходе схемы 4 возникает импульс (фиг. 2,г), поступающий на второй вход схемы 3. Таким образом, на выходе схемы 3 действительноимеется последовательность тактовых импульсов, содержащая все числа.Рассмотрим работу сумматора в режиме сложения. Остановимся на случае, когда отсутствует единица переноса из младшего разряда и в данном разряде сигнал переноса также не возникает. Пусть в средней ячейке 1 хранится число 4 (фиг. 2, и) а на вход установки единицы среднего триггера 2 поступает импульс и фаза которого соответствует числу 3 (фиг, 2,в). При подаче команды сложения на входы установки нуля всех триггеров поступает несколько сдвинутый во времени одиночный импульс (фиг. 2, б), фаза которого соответствует числу О. В результате на выходах этого триггера 2 (фиг, 2, д) и средней схемы 3 (фиг. 2,е) отсутствуют импульсы, соответствующие числам 1, 2, 3 тактовой последовательности. Из фиг. 2,ж, на которой представлен процесс изменения напряжения на накопительном конденсаторе этого триггера, видно, что в течение соответствующего промежутка времени напряжение на емкости остается неизменным, благодаря чему срабатывание ячейки и сброс напряжения на емкости происходят с запозданием в момент, соответствующий числу 7. Как видно из фиг, 2,ж, и, в дальнейшем фаза выходных импульсов г, ячейки остается неизменной. Таким образом, в ячейке сохраняется значение суммы. Поскольку импульс с фазой 7 с выхода ячейки возвращает кольцо схемы 4 в состояние В,", на выходе схемы 3 появляется импульс с фазой 9 (фиг. 2,к), свидетельствующий об отсутствии единицы переноса в старший разряд,Рассмотрим еще один случай сложения, когда имеется единица переноса из предыдущего разряда, и возникает сигнал переноса в следующий разряд. Пусть в средней ячейке 1 хранится число 7, а п,=4, Кроме того, имеется единица переноса из предыдущего разряда. В этом случае импульс с фазой 9 с выхода правой схемы 4 отсутствует, поэтому в последовательности импульсов на выходе средней схемы 3 отсутствуют пять импульсов, соответствующих числам 9, 1, 2, 3, 4 (фиг. 2,е). Как видно из фиг. 2,ж, и, в этом случае средняя ячейка 1 устанавливается в состояние, в кото 4ром фаза ее выходных импульсов равна 2,т. е. сумме слагаемых (7+ 4+1 = 12) по модулю 10. Поскольку к приходу очередного импульса 9 на среднюю схему 4 не поступил им 5 пульс со средней ячейки 1, возвращающийкольцо в состояние В импульс 9 на ее выходе в этом случае отсутствует (фиг. 2,к).При этом на выходе левой схемы 3 отсутствует один импульс, в результате чего состояние10 левой схемы ИЛИ 3 меняется на единицу.Следовательно, отсутствие импульса на выходе средней схемы 4 эквивалентно возникновению единицы переноса в следующий разряд,Случаи сложения, когда имеется только15 один сигнал переноса - из предыдущего разряда или в последующий разряд - принципиально не отличаются от рассмотренных.Описанный сумматор является алгебраическим. Перемена мест сигналов, используемых20 для установки на нуль и единицу каждого динамического триггера, приводит к тому, что вячейках 1 памяти накапливается не сумма, аразность чисел,Наиболее широкой областью применения25 описанного сумматора может явиться созданиеэлектронных арифмометров, цифровых интеграторов, малых цифровых вычислительныхмашин, так как в этих случаях наиболее важны экономичность сумматора, простота его30 схемы, десятичное представление чисел. Предмет изобретенияПараллельный накопительный десятичный35 сумматор, содержащий фазо-импульсные многоустойчивые элементы, схемы ИЛИ, триггеры и схемы совпадения, отличающийся тем,что, с целью упрощения его схемы, в нем входфазо-импульсной миогоустойч ивой ячейки40 каждого разряда подключен через схемуИЛИ к выходу схемы совпадения предыдущего разряда и к выходу динамического триггера данного разряда, вход установки единицы которого подсоединен к источнику им 45 пульсов слагаемых, вход установки нуля -к источнику импульсов опорной последовательности, а вход тактовых импульсов - к источнику тактовых импульсов,