Устройство управления процессора двухмерного преобразования фурье

СОЮЭ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 09) (11) ЗС 51) 6 06 Р 15 332 ОПИСАНИЕ ИЗОБРЕТЕНИЯН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Научно-исследовательский институт прикладных физических проблемим. акад.А.Н.Севченко(54)(57) УСТРОЙСТВО УПРАВЛЕНИЯ ПРОЦЕССОРА ДВУХМЕРНОГО ПРЕОБРАЗОВАНИЯФУРЬЕ, содержащее генератор тактовых,сигналов,. вход запуска которого является входом запуска устройства,первый счетчик, первый счетчик базовых операций и группу адресныхрегистров, информационные выходыкоторых являются адресными выходамиустройства, о т л и ч а ю щ е е с ятем, что, с целью расширения функциональных возможностей за счет увеличения быстродействия, в него введенывторой счетчик, второй счетчик базовых операций, первый и второй счетчики стадий, первыч и второй счетчики групп, регистр индикаторов режима,регистр номера, первый и второй счетчики шагов, четыре регистра первогополя адреса, четыре регистра второгополя адреса, пять регистров третьегополя адреса, пять блоков постояннойпамяти, три входных регистра, четыререгистра кодов соответствия, двухраэрядный счетчик, управляющий регистр, управляющий блок постояннойпамяти, три группы. мультиплексоров,три элемента И, первый и второй узлыанализа кодов счетчиков базовых операций, сдвиговый регистр, три тригге. ра, первый и второй узлы анализа кодов счетчиков, первый и второй узлы анализа кодов счетчиков стадий, причем информационный выход регистра индикаторов режима является первым управляющим выходом устройства, выходы разрядов регистра номера соответственно подключены к прямым входам старших разрядов адресных регистров группы, инверсные входы старших разрядов которых соединены с выходами разрядов регистров первого поля адреса и регистров второго поля адреса, выходы разрядов-го ( =1,4) регистра третьего поля адреса подключены к прямому входу млад- Ес 1 цнх разрядов-го и (1+4) - го адресных регистров группы, выходы разрядов пятого регистра третьего С: поля адреса соединены с инверсными входами мпадших разрядов адресных регистров группы, первь 1 й н к-й входы разрядов-го (,=1,4) регистра кодов соответствия соединены соответственно с выходом ( + 1) -го разряда пер вого блока постоянной памяти и выходом третьего разряда (1+1)-го блока постоянной памяти, выходы разрядов управляющего регистра подключены к управляющим входам соответственно регистра номера, регистров кодов соответствия, регистров псрвого поля адреса., регистров второго поля адреса, регистров третьего поля адреса, первого и пятого блоков постоянной памяти, адресный вход управляющего блока постоянной памяти подключенк информационному выходу двухразрядного счетчика, а информационный выход управляющего блока постоянной памяти соединен с информационным входом1121677,16 5 Список функций управления, закрепленных за битами регистра 23 предР ставлен в табл.5 25 Таблица 5 Номер двоичных разрядов регистра Соответствующие функции управления Разрешение записи в регистры 17 и 22Разрешение записи в регистры 16, 17. 3,22,3Разрешение записи в регистры 20.1 и 21. 1=0,1,2 4+ (1.=0,1,2,3)8-10 Не задействованы Отпирание выходов ПЗУ 33 Отпирание второго и третьего выходовПЗУ 34.3 12 Обнуление регистра 16 13 Разрешение чтения из регистров 12 и 21.021.3 14Разрешение чтения из регистров 16,17.1и 20.1 (1=0,1,2,3). 15 Структура и правила формирования соде ржимого памяти ПУЗ 35 приведены в табл. 6 слов посредством управляющего регистра 23. Первых четыре .словапредназначены для управления процессом формирования адресов для обращения к памяти процессора в режимечтения, а вторая четверка словиспользуется при формировании ад"ресов для обращения к памяти в режиме записи. Отдельному одномерномупреобразованию Фурье отвечает 32 словная запись. Формирование предлагаемым устройством адресов длявсех строк входного массива производится одинаково. Это обусловленотем, что строки входного массиваимеют одинаковую структуру. С помощью соотношений (7) можно проверить, что промежуточный массив указанным свойством не обладает. Различные строки промежуточного массива имеют одинаковую структуру тогдаи только тогда, когда их номерапринадлежат одному из интерваловвида 321, 321+3 1 Н=О, 1,2,3), При этом информация записанная в ячейках 1 -го блока памяти процессора(1=0, 1,2,3), относящихся к первым32 строкам промежуточного массива,совпадает с информацией, записаннойв ячейках блока памяти с номером1+ 1 1предназначенных для соответствующих элементрв строк промежуточного массива, номера которых 1 О принадлежат интервалу 32 ,321 + 31И=1,2,3) . Таким образом, в ячейки блока35 записаны восемь 32-словным эа писей, 1 -я из которых И=0,1,.7), используется в ходе формирования содержимых адресных регистров для строк объединенного массива 1-й группы , т.е. для строк с номе рами 32, 321+1 321+31.1121677 8 Таблица 6 1 Значения переменных величин Адреса ячеек Содержимое ячеек Поле 2Биты4-7 Поле 3Биты8-15 Поле 1Биты0-3 32 й 8844 К 64 Я+32 К 1=0, 1,2,3 8=0,1,2,3 ф 32 Н 8844 КФ 4 В=О, 1 32 сф 8 БФ 4 КФ 2 0 32 С+ 8 Я 44 К 43 15,если 1Я=З иК=1,1-востальных случаях тальных случаях"4 8=0,1,2,3 0 К=О, 1 35На фиг. 1 у блока 35 показаны тривыхода, каждый из которых (к=1,2,3)соответствует разрядам каждого поля.Первый, второй и третий выходы блока35 соединены с соответствующими40входами управляющего регистра 23,кроме того, третий выход подключенк входам параллельного занесения Соответствующие функции управления Обнуление счетчиков 3. 1,4. -6.1( =О, 1),7 триггера 9.0, регистра 10 и занесение кодачисла 127 в счетчики 2.0 и 2. 1, числа 2в счетчик 3,0, единицы в триггеры 8 и 9.1 Разрешение записи в регистр 15 Разрешение записи в счетчики 4.0 и 4,1 Отпирание выходов ПЗУ 35 4 32 М 8844 К+1 32 Е+8844 К+2 32 й+834 К+3 3 омера выходных шйн блока 2/ "/4 2/1-/4 2/-" 4 10,еслиЯ=К=О,17, еслиЯ=З К=9,13 - в осинформации счетчиков 4 . 0 и 4.Общую синхронизацию работы уст.ройства осуществляет генератор 1 тактовых сигналов.Список Функций управления, реали, зуемых блоком управляющих сигналов приведен в табл,7Таблица 71121677 19 20Продолжение табл, 7 Разрешение записи в регистры 11-14Добавление единицы в счетчик 7Отпирание выходов ПЗУ 34. 1 (=0,1,2)Отпирание первого выхода ПЗУ 34,3 7+( =О, 1, 2) 10 Обеспечение необходимых значений содержимыхсчетчиков 2.1- 6 А для следующего обращенияк устройству при текущем значении режима Обеспечение необходимого значениядля очередного обращения 12 Разрешение записи в адресные регистры24,0-24.7 13 Устройство управления процессорадвухмерного преобразования Фурьеработает следующим образом. 25 При появлении на входе 36 устройства пускового сигнала генератор 1 тактовых сигналов посредством первой своей выходной шины производит начальные засылки в счетчики 2("6,1 6=0,1), 7,триггеры 8,9.0, .9.1 и регистр 10 после чего начинается стандартный цикл работы устройства. По сигналу, поступающему с второй выходной шины блока 1 на выход разрешения записи регистра 15, в соответствующие разряды послед него с помощью группы мультиплексоров 32, на управляющий вход которой с выхода старшего разряда сдвигового 40 регистра 10 подается текущее значение величины 1, =1(11 Ф 2), записываются содержимые счетчиков 5.8, 6 Я и триггера 9 Я, представляющие собой соответственно номер 1 группы строк объ единенного массива, содержащей преобразуемую строку 8=0,7), номер стадии алгоритма ЛПФ, выполняемой на данный момент (5=0, 1,2,3) и величину 1 - текущий режим работы 50 устройства. При первом обращении к устройству 1 = 5 = 1 =О. Ло окончании записи инФормации в регистр 15 его содержимое вместе с содержимым счетчика 7 поступает на соответствующие 55 входные адресные шины блока 35, а на управляющий вход блока 35 с выходной шины генератора 1 тактовых сигналов подается сигнал отпирания выходов. Из блока 35 по адресу 326+ 86+4 Д считывается нулевое управляющее слово рассматриваемой записи и записывается в управляющий регистр 23. Содержимое третьего поля нулевого управляющего слова каждой четырехсловной записи в блоке 35 представляет собой начальный адрес А 5 В записей (соответствующих рассматриваемым значениям з и ) в блоках 34.0-34.3. Адрес А 5,1 с третьего выхода блока 35 подается на входы параллельного занесения инФормации счетчиков 4.0-4.1, однако запись его в счетчик 4.9 ЯФ 2) происходит лишь тогда, когда на второй управляющий вход счетчика 4.11 с первого выхода узла 28.подается стробирующий импульсФормирование на первом выходе узла 28,необходимого сигнала производится в момент появления на управляющем входе узла 28.3 сигнала, генерируемого блоком 1.После выполнения указанных действий, связанных с нулевым управляющим словом рассматриваемой записи, из блока 35 подается сигнал разрешения записи в регистры 11-14, в результате чего в нулевой и первый разряды регистра 11 с выходов нулевого разряда регистра 10 и триггера 8 поступают соответственно величины 1 .и 8в регистры 12 и 13 с выхода группы мультиплексоров 30 поступает содержимое счетчика 2.0,а в регистр 14 с выхода группы мультиплексоров 3 1 - содержимое. счетчика4.1На этом заканчивается начальный(нулевой) такт стандартного циклаработы устройства. 5На-м такте устройства (1=1,2,3)из блока 34.(-1) считываетсяслово по адресу, записанному в регистре 14. По сигналу, поступающему с генератора 1 тактовых сигналов, выходы блока 34 (1-1) открываются и содержимые трех полей считанного слова с соответствующих выходовблока 34. (4-1) передаются в те изрегистров 19,20.Р1: (8=0,1,2,3),запиСь в которые разрешена управляющим словом, содержащимся в регистре 23,Параллельно с этим с выхода блока 1 подается сигнал на счетный вход счетчика 7. Содержимое его, увеличиваясь на единицу, становится равным, после чего из блока 35 по адресу 321+ 85+4 1 +считывается очередное управляющее слово, которое записывается в регистр 23.На 4-м такте цикла работы устройст- ва осуществляется обращение к блоку 34.3 по адресу, записанному в регистре 14, а также к блоку 33, если 530 =3 и 1 =1, по адресу, содержащемуся в регистре 13. Отпирание первого выхода блока 34.3 производится по сигналу, вырабатываемому на выходе блока 1, а отпирание второго и третьего вы 35 ходов. блока 34.3 и выходов блока 33 производится с помощью 12-го и 11-го разрядов управляющего регистра 23,Наряду с Формированием в регистрах 16, 178 , 20. 8 2 10(Р=О, 1, 2,3) 4 О полей содержимых адресных регистров 24.0-24.7 и установлением соответствия между номерами блоков памяти процессора и отсчетов входных или выходных сигналов ариФметического 45 устройства с первого такта выполняется коррекция содержимых счетчиков 2 А.1, необходимая для следующего обращения к устройству при текущем значении величины 1 , С этой 5 О целью на вторые входы элементов И 26.0 и 26,1 с выхода блока 1 подается единичный сигнал, в то время как на первые входы элементов И 26.0 и 26.1 с выходов триггера 55 8 и нулевого разряда сдвигового регистра 10 поступают соответственно.величины 1 и 11 .В результате на выходе элемента И 26, Й (К 12)появляется единичный сигнал, которыйподается на счетный вход счетчика4. и третий вход узла 28.1 . Еслисодержимое пяти мпадших разрядовсчетчика 4. Р равно 3 1, то на втором выходе узла 28. к вырабатываетсяединичный сигнал, который поступаетна счетный вход счетчика 6. 1 и второй вход узла 29 А . В случае равенства трем содержимого счетчика6.Ц на выходе узла 29,Ц появляетсяединичный сигнал, который поступаетна счетный вход счетчика 2,к и второй вход уз.па 27,8, Равенство нулюпяти мпадщх разрядов счетчика 2приводит к Формированию на.второмвыходе узла 27.к единичного сигнала, который подается на счетный входсчетчика 5 Если равно нулю содержимое семи младщх разрядов счетчика 2.й, то единичный-сигнал появ,ляется и на первом выходе узла 27. .откуда он поступает на счетный входсчетчика З.Ц,По окончании процесса коррекциисодержимых счетчиков 21- 6.Й на пер-.вый вход элемента И 25 и управляющийвход сдвигового регистра 10 подается;единичный сигнал . Содержимое регистра10 сдвигается на. один бит влево,а в младший его разряд записываетсясодержимое триггера 8. В это же время сигнал, сФормированный на выходе нулевого разряда счетчика З,О,поступает на второй вход элементаИ 25 и затем с выхода элемента И 25на счетный вход триггера 8. В результате, в триггере 8 и нулевом разряде регистра 10 Формируются значенияиндикаторов 11 О и 1 для следующегоцикла работы устройства.На заключительном (пятом) тактеработы устройства с выхода блока 1на управляющие входы регистров24.0-24.7 подается сигнал разрешениязаписи. Если при этом в 14-м раз-.ряде регистра 23 содержится единица,то.в разряды с номерами 0-7 регистров 24.0-24.7 записывается содержимое регистра 12, а в разряды с номеРами 8-12 регистров 24. 0 и 24 (4+ 6пересылается содержимое регистра 21.1Я=О, 1,2,3) . Если же в управляющемрегистре 23 в единичное состояниеустановлен 15-й разряд,то в разрядыс номерами 0-2 регистров .24. 3 и 24.2317. 3в раэряды с номерами 3-7 -содержимое регистра 20. 1 а в разря 1ды с номерами 8-12 пересылаетсясодержимое регистра 16 (1=0,1,2,3).Сформированные в регистрах 24.0247 адреса поступают на выходы39,0-39.7 устройства, содержимыерегистров 220-223 , сформированныена предыдущем такте, подаются на вы" 1216.77 24ходы 40,0-40.3 и на этом текущийцикл работы устройства эат,анчивается,Режим обращения к памяти процессора, соответствующий рассмотренному циклу работы устройства управления, определяется с помощью соотношения (1) по содержимому регистра 11 индикаторов, которое может быть считано посредством выхода 38 устройства;,управляющего регистра, информационные выходы мультиплексоров первой группы соединены с информационным входом регистра номера и информационным выходом первого входного регистра, информационный выход которого подключен к адресному входу первого блока постоянной памяти, первый и второй входы 1 -го (1=1,2) узла анализа счетчика базовых операций соединены соответственно с информационным выходом 1 -го счетчика базовых операций и выходом (1 +2)-го элемента И, первый и второй выходы-го узла анализа счетчика базовых операций соединены соответственно с управляющим входом 1 -го счетчика базовых операций и счетным входом-го счетчика стадий, выход старшего разряда сдвигового регистра соединен с управляющими входами мультиплексоров первой, второй и третьей групп, входом старшего разряда регистра индикаторов режима, первым входом третьего элемента И и третьим входом второго узла анализа кодов счетчика базовых операций, счетный вход первого триггера подключен к выходу первого элемента И, первый вход которого подключен к выходу старшего разряда первого счетчика шагов, выход первого триггера подключен к входам младших разрядов сдвигового регистра, регистра индикаторов режима, первому входу второго элемен- та И и третьему входу первого узла анализа счетчика базовых операций,первый и второй входы 1 -го (1=1,2) узла анализа счетчика соединены соответственно с информационным выхо дом ( -го счетчика и счетным входом -го счетчика,первый и второй выходы-го узла анализа кодов счетчика соединены со счетными входами соответственно-го. счетчика шагов и-го счетчика групп, первый и второй входы 1 -го ( =1,2) узла анализа счетчика стадий соединены соответственно с информационным выходом-го счетчика стадий и счетным входом-го счетчика стадий, выход 1 -го узла анализа кодов счетчика стадий подключен к счетному входу 1 -го счетчика, первый и вто.рой информационные входы мультиплексоров первой группы соединены с информационными выходами соответственно первого и второго счетчиков, первый и второй информационные входы мультиплексоров второй группы соединеныс информационными выходами соответственно первого и второго счетчиков базовых операций, информационные выходы мультиплексоров второй группы соединены с информационным входом второго входного регистра, информационный выход которого подф. ключен к адресным входам второго, третьего, четвертого и пятого блоков постоянной памяти, информационные выходы счетчиков групп, счетчиков стадий, второго и третьего триггеров подключены к соответствующим информационным входам мультиплексоров третьей группы, информационные выходы которых соединены с информационным входом третьего входного регистра, информационный выход которого соединен с информационным входом управляющего блока постоянной памяти, информационный выход которого соединен с входами параллельного зане.сения информации первого и второго счетчиков базовых операций, выход третьего триггера подключен к входу первого разряда 1 -го ( =1,4) регистра первого поля адреса, входы второго и третьего разрядов которого соединены соответственно с выходом ( + 1)-го разряда первого блока пос - тоянной памяти и выходом второго разряда 1 -го блока постоянной памяти выход первого разряда-го блока постоянной памяти соединен с информационным входом 1 -го регистра второго Ноля адреса и входами 1 -го разряда первого, второго, третьегои четвертого регистров третьего поля адреса, выход генератора тактовых сигналов подключен к вторым входам первого, второго и третьегоэлементов И, управляющим входампервого, второго, и третьего триггеров, управляющему входу сдвигового регистра, управляющему входурегистра индикаторов режима, управляющим входам адресных регистров группы,управляющим входам первого, второго, третьего, четвертого и пятого блоков постояйной памяти, управляющему входу регистра номера, управляющим входам первого, второго и третьего входных регистров, выход старшего разряда второго счетчика шагов является вторым управляющим выходом устройства, а информационные выходы первого, второго, третьего и четвертого регистров кодов соответствия являются кодовы- ми выходами устройства.1121677 входом запуска устройства, первыйсчетчик, первый счетчик базовых опе"раций и группу адресных регистров,информационные выходы которых являются адресными выходами устройст"ва, введены второй счетчик, второйсчетчик базовых операций, первыйи второй счетчики стадий, первый ивторой счетчики групп, регистр ин- .0 дикаторов режима, регистр номера,первый и второй счетчики шагов, четыре регистра первого поля адреса,четыре регистра второго поля адреса,пять регистров третьего поля адреса, 5 пять блоков постоянной памяти, тривходных регистра, четыре регистракодов соответствия, двухразрядныйсчетчик, управляющий регистр, управляющий блок постоянной памяти,три группы мультиплексоров три элемента И, первый и второй узлы анализа кодов счетчиков базовьи операций, сдвиговый регистр, три триггера,первый и второй узлы анализа кодовсчетчиков, первый и второй узлы анализа кодов счетчиков стадий, причеминформационный выход регистра индикаторов режима является первым управляющим выходом устройства, выходыразрядов регистра номера соответственно подключены к прямым входамстарших разрядов адресных регистровгруппы, инверсные входы старших разрядов которых соединены с выходамиразрядов регистров первого поляадреса и регистров второго поля адреса, выходы разрядов 1 -го (1 =1,4).регистра третьего поля адреса подключены к прямому входу младших разрядов 1 -го и (1+4)-го адресныхрегистров группы, выходы разрядовпятого регистра третьего поля адреса соединены с инверсными входамимладших разрядов адресных регистровгруппы, первый и к-й входы разрядов-го(, К =1,4) регистра кодов соответствия соединения соответственнос выходом (1 + 1) -го разряда первогоблока постоянной памяти и выходомтретьего разряда (+ 1)-го блока постоянной памяти, выходы разрядовуправляющего регистра подключены к управляющим входам соответственно регистра номера, регистров кодов соответствия, регистров первого оля адреса, регистров второго поля адреса, регистров третьего поля адреса, первого и пятого блоков постоянной памяти, адресный вход управЭтому устройству присущи перечис ленные недостатки.Цель изобретения - увеличение быстродействия.Поставленная цель достигается тем, что в устройство управления процессо"55 ра двухмерного преобразования Фурье, содержащее генератор тактовых сигналов, вход запуска которого является Изобретение относится к вычислительной технике и предназначено дляиспользования в процессорах быстрогопреобразования Фурье (БПФ) конвейерного типа, осуществляющих обработкудвухмерных комплексных сигналов.Известно устройство управления дляпроцессоров БПФ,Однако это устройство ориентировано на алгоритмы БПФ с основанием2 и не может быть использовано дляреализации алгоритмов с основанием4 (или со смешанными основаниями),характеризующихся повышенной точностью и более высокой производительностью. Кроме того, это устройство непригодно для работы в конвейерном режиме, что сужает сферу его применения.Наиболее близким к изобретению 20является устройство управления процессора БЛФ, содержащее регистр,первую и вторую группы элементовИ, первый и второй коммутаторы, узелзадания режима первый и второй выходы которых соединены с первымивходами элементов И соответственнопервой и второй групп, а первыевходы подключены к третьему выходурегистра, счетчик строк или столбцов З 0и счетчик элементов строк или столбцов, входы которых подключены соответственно к четвертому и третьемувыходам узла задания режима, первыевыходы соединены соответственно с35.третьим и вторым входами узла задания режима, а вторые выходы подключены к первым входам первого и второ-го коммутаторов соответственно, входы которых подключены к выходам элементов И первой и второй групп соответственно., регистр хранения адреса,узел обращения кода адреса, сумматор,выход которого через узел обращения кода адреса соединен с выходомустройства и через регистр храненияадреса со своим вторым входом, апервый вход соединен с вторым выходомрегистра.1счетному входу 1 -го счетчика, первый и второй информационные входы мультиплексоров первой группы соединены с информационными выходами соответственно первого и второго счетчиков, первый и второй информационные входы мультиплексоров второй группы соединены с информа- ционными выходами соответственно первого и второго счетчиков базовых операций, информационные выходы мультиплексоров второй группы соединены с информационным входом второго входного регистра, информационный выход которого подключен к адресным входам второго, третьего, четвертого и пятого блоков постоянной памяти, информационные выходы счетчиков групп, счетчиков стадий, второго и третьего триггеров подключены к соответствующим информационным входам мультиплексоров третьей группы, информационные выходы которых соединены с информационным входом третьего входного регистра, информационный выход которого соединен с информационным входом управ. ляющего блока постоянной памяти,10 информационный выход которого соединен с входами параллельного занесенияинформации первого и второго счетчиков базовых операций, выход третьего триггера подключен к входу первого разряда 1 -го ( 1,4) регистра первого поля адреса, входы второго итретьего разрядов которого соединены соответственно с выходом ( +1)-горазряда. первого блока постоянной памяти и выходом второго разряда40 1-го блока постоянной памяти, выход первого разряда 1 -го блока постоянной памяти соединен с информационным входом-го регистра второго поля адреса и входами-го раз -ряда первого, второготретьего и четвертого регистров третьего по- .ля адреса, выход первого разряда первого блока постоянной памяти соединенс информационным входом пятого регист.ра третьего поля ацреса, вь 1 ход генератора тактовых сигналов подключенк вторым входам первого, второгои .третьего элементов И, управляющим входам первого, второго и третьего триггеров, управляющему входу сдвигового регистра, управляющему входу регистра индикаторов режима, управляющим входам адресных регистров,3 1121677ляющего блока постоянной, памятиподключен к информационному выходудвухразрядного счетчика, а информационный выход управляющего блока постоянной памяти соединен с информационным входом управляющего регистраинформационные выходы мультиплексоров первой группы соединены с информационным входом регистра номера ис информационным входом первоговходного регистра, информационныйвыход которого подключен к адресному входу первого блока постояннойпамяти, первый и второй входы-го( =1,2) узла анализа кодов счетчика 15базовых операций соединены соответст 1венно с информационным выходом-госчетчика базовых операций и выходом1(1+2)-го элемента И, первый и второй выходы-го узла анализа кодов 20счетчика базовь 1 х операций соединенысоответственно с управляющим входом1-го счетчика базовых операций исчетным входом-го счетчика стадий, выход старшего разряда сдвигового регистра соединен с управляющими входами мультиплексоров первой,второй и третьей групп, входомстаршего разряда регистра индикаторов режима, первым входом третьегоэлемента И и третьим входом второгоузла анализа кодов счетчика базовыхопераций, счетный вход первого триггера, подключен к выходу первогоэлемента И, первый вход которогоподключен к выходу старшего разряда первого счетчика шагов, выходпервого триггера подключен к входаммладших разрядов сдвигового регистра, регистра индикаторов режима,первому входу второго элемента Ии третьему входу первого узла анализа счетчика базовых операций,первый и второй входы 1 -го (1=1,2)узла анализа счетчика соединены45соответственно с информационным выходом 1 -го счетчика и счетным входом 1 -го счетчика, первый и второй выходы 1 -го узла анализа кодов счетчика соединены со счетнымивходами соответственно 1 -го счетчи-50ка шагов и 1 -го счетчика групп,первый и второй входы л -го (1=1,2)узла анализа счетчика стадий соединены соответственно с информационнымвыходом 1 -го счетчика стадиич 55и счетным входом-го счетчика ста. дий, выход-го узла анализа кодов счетчика стадий подключен к1121 10 Таблица 1 омера элементов 1-й строки массивов в блокахпамяти Адреса ячеек Блок 0 Блок 1для выходного массива для входногомассива Блок 2 2 -32 2 -321+164 96 32 0 32 97 32. 1+1 65 33 2 -32 1+31 31 12 32. 1+31 63 127 2 , 4 Х,2(5) где Х- содержимое 1 -го разряда счетчика 41 (Я ф =3,4,7)",- величина, поступающая на вход узла 28 12 - величина, поступающая на счетный вход счетчика 4,1,Узел, 29 (=О, 1) осуществляет анализ содержимого счетчика 6. формируя на своем выходе величину Е = ХоХХуУ (6)где Х - содержимое -го разрядасчетчика 6.(0=0,1,2),величина, формируемая насчетном входе счетчика 6. .Как видно из соотношений (2)-(6)узлы 27., 28 29. ( =О, 1) могутбыть реализованы с помощью инверторов и элементов И,Для того, чтобы пояснить назначение блоков 33,34.0-34.3,35 постоянной памяти и рассмотреть структуры записанной в их памяти информациирассматривается общая характеристика процесса выполнения двухмерногопреобразования фурье.Двухмерное преобразование Фурьеобъема К = йК 2 где К = М =М=В"=2 4 (щ)1)может быть выполнено задва шага (шаг 0 и шаг 1), на каждомиз которых производятся М одномерных преобразований Фурье с помощьюалгоритма БПФ со смешанными основаниями 2 и 4 при этом отдельное одно- З 5мерное преобразование Фурье выполняется за гО последовательных 677 8стадий (нумерация 0,1, ,в). На каждой из первых в -1 стадий выполняются 4 щ - четырехточечных2преобразований, а иа последней стадии -- 4 пар двухточечных преоб 11 араэований фурье.Предлагаемое устройство управле ния ориентировано на использование процессора двухмерного преобразования фурье объема й =128 х 128 (м=4), причем предполагается, что в состав процессора входят восемь блоков памяти емкостью 2 слов. каждый. В соЭответствии с этим матрицы отсчетоввходного двухмерного сигнала занимают 2 первых ячеек каждого блока2памяти, а отсчеты выходного сигнала помещаются во вторых половинахблоков памяти, т.е. в ячейках с адресами 22 - 2 Э -1. Строки и столбцы матриц нумеруются цифрами О, 1, 127, а блоки памяти - цифрами О, 1,7, Действительнь 1 е части отсчетов как входного, так и выходного сигналов помещаются в блоки памяти с номерами О, 1,2,3, а мнимые части отсчетов в блоки памяти с номерами 4,5,6.и 7. Работа как с действительными так и с мнимыми частями производйтся идентично,В табл,1 приведена структура-х строк (1 =О, 1,..127) массивов действительных частей отсчетов вход- ного и выходного сигналов.21677 14 К =16 Е;+4 Е,4 Е е, е 60,1,2,31, ( е о, 1 На Лиг.1 блок 34(=О 1 2 Э)имеет три выхода, каждый иэ которых(к=1,2,3) соответствует разрядамкаждого поля. Таблица 4 Адресаячеек Содержимое ячеек Ноле 1Виты0-4 Поле 2Биты5,6 Поле 3Биты7-8 4/ 0 0 32+ Е С В=О) 0,1 0 0 01334 .0-34.3 емкостью 256 девятиразрядных слов каждое, Структура и правила Формирования содержимого памяти этих устройств представлены в табл.4, где через 2, О и Р обозначаются цифры представления числа 3 Е 0,1,31 видаФормирование первых полей адресов первого формата и третьих полей адресов второго формата производится посредством регистров 12 и 16 соответственно, причем без участия блоков 33 и 34.(=0,1,2,3). 3 - "%,Соответствующие этапы алгоритма двухмерного преобразования Фурье Шаг Стадия Режим