Устройство для контроля микропроцессора

)4 11/2 ОПИСАНИЕ ИЗОБРЕТЕК А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ тех СССР 978. СОР 1982,МИКРООСХДАРСТВЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Андроповский авиационныйлогический институт(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯПРОЦЕССОРА ЯО 144478(57) Изобретение относится к вычисли=тельной технике и может найти применение при построении надежных микропроцессорных систем, Цель изобретения - повышение быстродействия устройства. Устройство для контроля микропроцессора содержит счетчик 1, схему сравнения 2, первый элемент И 3,первый регистр 4, блок постояннойпамяти 5, сумматор 6, второй регистр7, мультиплексор 8, второй 9, третий 1 О и четвертый 11 элементы И, первый 12 и второй 13 триггеры и элемент НЕ 14. 1 ил, 1 табл,Изобретение относится к областивычислительной техники и может найтиприменение при построении надежныхмикропроцессорных систем,Цель изобретения - повьппение быстродействия устройства,На чертеже представлена функциональная схема устройства для контроля микропроцессора. 10Устройство для контроля микропроцессора содержит счетчик 1, схему 2 сравнения, первый элемент И3, первый регистр 4, блок 5 постоян.ной памяти, сумматор 6, второй регистр 7 мультиплексор 8, второй 9,третий 10 и четвертый 11 элементы И,первый 12 и второй 13 триггеры,элемент НЕ 14, контролируемый микропроцессор 15, выход неисправности 20устройства 16.Устройство работает следующим образом.После включения питания в схемеконтролируемого микропроцессора 15 25формируется сигнал сброса ВЕЗЕТ который через шину управления поступает на входы сброса счетчика 1, второго регистра 7 и триггеров 12, 13,что приводит к их установке в нулевое 30состояние. Одновременно счетчик команд микропроцессора 15 также устанавливается в нулевое состояние. Затем микропроцессор 15 начинает последовательную выборку и исполнение команд по заданной программе. Для микропроцессора серии КР 580 последниемогут быть однобайтными, двухбайтными и трехбайтными, В результате этого адрес следУющей команды может быть 40больше адреса предыдущей команды соответственно на одну, две или триединицы мпадшего разряда при условииправильного Функционирования микропроцессора. Кроме того, в системе ко манд микропроцессора имеются команды переходов (ветвлений),. которыемогут скачком изменять содержимоесчетчика команд микропроцессора. Момент считывания первого байта команды легко идентифицируется по совпадению сигналов на линиях выборки первого байта команды (М 1) и чтения памяти (МЕМЕ) шины управления микропроцессора 15, В этот момент сработает третий элемент И 10 и код.первого байта команды, установленный вэто время на шине данных, будет зафиксирован в первом регистре 4. Этот байт поступит на адресные входы блока 5 постоянной памяти. В результате чего на его основном выходе будет установлен код, равный количеству байт в команде, а на дополнительном выходе код типа команды (операционная команда - команда перехода), В частности, для контроля микропроцессора серии КР 580 коды, хранимые в блоке 5 постоянной памяти, должны соответствовать данным, приведенным в таблице. Каждая клеточка этой таблицы соответствует одному из 256 возможных адресов, Строки таблицы соответствуют 16 возможным состояниям старших разрядов адреса, а столбцы - 16 возможным состояниям мпадших разрядов адре а (номера строк и столбцов указаны шестнадцатиричными числами) . Код в каждой клетке состоит из двух цифр. Левая цифра соответствует состоянию дополнительного выхода блока 5 постоянной памяти и равна единице, если адресный байт соответствует команде перехоца, в противном случае равна нулю. Правая цифра соответствует десятиричному эквиваленту двоичного кода, Формируемого на основном выходе блока 5 постоянной памяти, и равна количеству байт (1 2 или 3) команды микропроцессора 15, Таким образом, на выходах блока 5 постоянной памяти непосредственно после момента фиксации первого байта очередной команды в первом регистре 4 будет установлен код в соответствии с данными таблицы, В результате возможны две ситуации; очередная команда не является командой перехода, очередная команда - команда переходаВ первом случае на вход 0 первого триггера 12 поступит сигнал "0" и по окончании сигнала с выхода третьего элемента И 10 первый триггер 12 не изменит своего состояния. Код байтности очередной команды с основного выхода блока 5 постоянной памяти поступит на первый вход сумматора 6, а на второй его вход через мультиплексор 8 поступит код из второго регистра 7. По этим данным сумматор 6 формирует сумму и перенос (для микропроцессора КР 580 мультиплексор 8, сумматор 6 и регистр 7 содержат по два двоичных разряда, так как двоичный код. байт- ности может быть только 01,10 или 11)Сумма поступит на вход второго регистра 7 и будет записана в него поФормула изобретения Устройство для контроля микропроцессора, содержащее счетчик, схему сравнения и первый элемент И, первый вход которого соединен с выходом схемы сравнения, старшие разряды первой группы информационных входов которой соединены с группой выходов счетчика, о т л и ч а ю щ е е с я тем, что, с целью повьппения быстродействия,3 144478 заднему Фронту сигнала с выхода третьего элемента И 10 благодаря элементу НЕ 14, Сигнал с выхода последнего пройдет также на вход инкрементиро 5 вания счетчика 1 через второй элементИ 9, если значение переноса на выходе сумматора б будет равно "1", Таким образом, в счетчике 1 (старшие разряды) и во втором регистре 7 (младшие 10 разряды) будет сФормирован ожидаемый код адреса первого байта следующей команды. Этот код поступает на вход схемы 2 сравнения. В момент извлечения первого байта следующей команды 15 микропроцессор 15 сформирует ее адрес на шине адреса и сигналы И 1 и МЕМЕ на шине управления, Если микропроцессор 15 работал без сбоев, то выданный адрес совпадает с ожидаемым 20 адресам, поступающим из счетчика 1 и второго регистра 7. В этом случае на инвертирующем выходе схемы 2 сравнения будет установлен нулевой потенциал, что обе печивает пассивный ло гический уровень на выходе первого элемента И 3, Если же имел место сбой, то адреса .будут неравны, на выходе схемы 2 сравнения появится сигнал "1", Совпадение этого сигнала с ак тинным сигналом с инверсного выхода первого триггера 12 и сигналом с выхода третьего элемента И 10 вызовет срабатывание первого элемента И 3, установку второго триггера 13 и появ- З ление на выходе устройства 16 активного сигнала, свидетельствующего о неправильной работе микропроцессора, Причем интервал времени между моментом,возникновения сбоя и моментом 40 появления сигнала на выходе устройства 16 не превышает длительности одной команды. Если же очередная команда - команда перехода, то на дополнительном выходе блока 5 постоян ной памяти будет установлен единичный сигнал. В результате по заднему Фронту сигнала с выхода третьего элемента И 1 О благодаря элементу НЕ 14 первый триггер 12 перейдет в50 единичное состояние. Сигнал с его инверсного выхода заблокирует контроль совпадения адресов при извлечении следующей команды с помощью первого элемента И 3, Кроме того произойдет переключение мультиплексора 8 и он подключит к второму входу сумматора 6 младшие разряды шины адреса контролируемого микро 34процессора 15, Таким образом, при извлечении первого байта команды, следующей за командой перехода, контроль не проводится, а ее адрес плюс байтность команды (ожидаемый адрес следующей команды) Фиксируется в счет чике 1 и втором регистре 7. Фиксация старших разрядов адреса в счетчике 1 производится сигналом с выхода четвертого элемента И 11, работа которого разрешается единичным сигналом с выхода триггера 12. Запись младших разрядов,представляюпрх собой сумму младших разрядов адреса очередной команды с ее байтностью с выхода сумматора б во второй регистр 7, а также учет переноса с выхода сумматора 6 в счетчик 1 происходит анало гично первому случаю. Кроме того, по окончании считывания команды следующей за командой перехода если она,конечна, сама не является командой перехода), просходит возврат первого триггера 12 в состояние "0" и,следовательно, : восстанавливается режим контроля. Таким образом, за исключением моментов перехода в устройстве постоянно контролируется равенство адреса, выдаваемого микропроцесором 15 и ожидаемого адреса. Это позволяет выявлять не только сбои счетчика команд микропроцессора 15, но и исправность шин адреса и данных, а также внутренних магистралей микропроцессора и его управляющего устройства.Сигнал .с выхода устройства 16 может быть использован различным образом, например: для световой или звуковой сигнализации о неправильной работе микропроцессора, для прерывания или сброса микропроцессора с целью восстановления вычислений после сбоя, для подключения резервного микропроцессора в случае отказа контралируемого.783 Младшие разряды адреса Старшие раз- рядь А са 02 01 02 01 0 01 01 01 0 1 02 О 1 02 О 01 01 0 01 00 01 О 1 01 000 О 1 03 О 00 03 01 01 0 01 01 02 01 01 01 02. 01 1 О 01 02 0 1 01 01 02 0 1 О 01 01 О 00 03 0 00 03 0 01 01 0 1 00 О 3 1 01 01 01 1 01 01 01 1 0 О 1 01 01 01 О 1 01 01 01 0 01 01 01 О 0 1 01 0 1 О О 1 О О 01 0 1 01 01 О 1 0 01 01 0 1 01 0 1 О О 1 О 01 01, О 1 0 5 1444 оно содержит первый и второй регистры, блок . постоянной памяти, сумматор, мультиплексор, второй, третий и четвертый элементы И, элемент НЕ, первый5 и второй триггеры, причем информационный вход первого регистра является входом устройства для подключения к шине данных контролируемого микропроцессора, выход первого регистра 1 О соединен с адресным входом блока постоянной памяти, выход поля.количества байтов в команде которого соединен с первым инФормационным входом сумматора, второй информационный вход 15 которого соединен с выходом мультиплексора, группа выходов второго регистра соединена с младшими разрядами первой группы информационных входов схемы сравнения и с первой груп пой информационных входов мультиплексора, вторая группа информационных входов схемы сравнения образует вход .устройства для подключения к шине адреса контролируемого микропро цессора, старшие и младшие разряды входа устройства для подключения к шине адреса контролируемого микропроцессора подключены соответственно к группеинформационных входов счетчи ка и к второй группе информационных входов мультиплексора, выход переноса сумматора соединен с первым входом второго элемента И, выход которо го соединен со счетным входом счетчика, вход сброса которого, К-входы первого и второго триггеров и входсброса второго регистра подключенык входу устройства для подключения квыходу сброса контролируемого микропроцессора, входы устройства дляподключения к выходу признака первого байта команды и к выходу чтенияпамяти контролируемого микропроцессора подключены соответственно кпервому и второму входам третьегоэлемента И, выход которого соединенс входом синхронизации первого регистра, с входом элемента НЕ, с вторымвходом первого элемента И и с первымвходом четвертого элемента И, выходэлемента НЕ соединен с входами синхронизации первого триггера и второго регистра и с вторым входом второго элемента И, Э-вход первого триггера соединен с выходом поля признака типа команды блока постоянной памяти, информационный выход сумматорасоединен с информационным входом второго регистра, инверсный выход первого триггера соединен с третьим входомпервого элемента И, выход которогосоединен с Я-входом второго триггера, выход которого является выходомнеисправности устройства, прямой выход первого триггера соединен с управляющим входом мультиплексора ис вторым входом четвертого элемента И, выход которого соединен с входомзаписи счетчика,444783 Продолжение таблицы 1 1 Ипадеие разряды адреса Ста шие 8 9 01 01 01 01 01 9 01 01 01 01 0 0 0 01 01 01 01 А 01 01 01 0 0001 01 01 01 0101 01 О 01 01 0 01 В 01 0 01 01 0 6 Ф 01 01 01 С 1101 13 3 3 0102 1 1 "1 3 Э 11 О 1 13 02 13 0102 11 1 00 13 02 3 09 62 1 01 3 00 0211 13 Е 11 0 3 О 3 6 У 11 О 1 13 013 .0 0 3 01 13 06 02Составитель Д.ВанюхинРедактор О. Спесивых Техред А. Кравчук Корректор С,Черни Заказ 6507/49 Тираж 704 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж, Рауйская наб., д. 45 Производственно-полиграфическое предприятие, г. ужгород, ул. Проектная, 4 раэряды адре 0 са 02 11 11 02 11 11 0 0 00 13, 3