Устройство для контроля оперативных запоминающих блоков

О П И С А Н И Е (п)890442ИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советск ихСоциалистическиеРеспублик(5 )М. Кл. С 11 С 29/00 Гооударотеенный комнтот да долам изобретений н открытой(5 Й)УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНЫХ ЗАПОМИНАЮЩИХ БЛОКОВИзобретение относится к вычисли" тельной технике, а именно к запоминающим устройствам, и может быть использовано при изготовлении и испытании оперативных запоминающих блоков,Известно устройство для контроля оперативных запоминающих олоков, содержащее счетчик адреса, соединенный с адресными входами накопителя, регистры числа, подключенные к числовым входам накопителя, логические1 О схемы, элементы задержки, схемы фиксации ошибки, регистры управления и контроля и одноразрядный счетчик, выход счетчика младших разрядов адреса15 через элемент задержки подключен ко входу регистра управления, другой вход которого соединен через первую схему совпадения с выходом накопителя, а выход регистра управления под 20 ключен ко входу второй схемы совпадения, другой вход которой соединен с выходом счетчика младших разрядов адреса, а выход подключен ко входу 2регистра числа через сборку и непосредственно ко входу счетчика старших рязрядов адреса, выход которого соединен со входом одноразрядного счетчика, выходы которого подключены соответственно ко входу первой схемы совпадения и ко входу регистра контроля 1 1.Известное устройство не обеспечивает эффективного контроля оперативных запоминающих блоков по всему набору контролирующих тестов, а также не позволяет использовать его в составе автоматизированной системы с малой ЦВМ.Известное также устройство для контроля оперативных запоминающих блоков, содержащее первый счетчик, регистр числа и блок управления, подключенные к выходным шинам устройства, основные коммутаторы, выходы которых. соединены с входами регистра числа, второй счетчик, третий счетчик, формирователь, счетный триггер,О 15 20 50 35 45 50 55 полусумматор, дополнительные коммута" торы и элемент И, инверсный вход которого подключен к выходу Формирователя, прямой вход и вход третьего счетчика - к выходу блока управления, а выход - к одной из выходных шин устройства и входу первого счетчика, выход которого через счетный триггерРсоединен с входом формирователя, вы. ходы третьего счетчика и счетного триг.гера подключены к входам полусумматора, выход которого соединен с одним из выходов основных коммутаторов, другие входы которых подключены к соответствующим выходам дополнитель 1 ных коммутаторов, информационные вхо" ды которых подключены к выходам третьего счетчика, а управляющие входык выходам второго счетчика, вход которого соединен с выходом счетного триггера 12.Недостатком этого устройства является то, что оно не позволяет использовать его в составе автоматизированной контролирующей системы с малой Ц 9 М и не обеспечивает достоверности контроля оперативных запоминающих блоков по всему набору контролирующих тестов.Наиболее близким по технической сущности к предлагаемому является контролирующая система с программным управлением, содержащая многопрограмм ный блок, устройство адресации, генератор контрольных данных, проверяемый накопитель, выходной накопитель данных, блок сравнения, адресный регистр, регистр контрольных данных,регистр выходных данных, схему для блокировки перезаписи из устройстваадресации в адресный регистр, из генератора контрольных данных в регистрконтрольных данных и из выходного накопителя данных в регистр выходныхданных 3Недостатком данного устройства является невозможность испольэоватьмалую ЦВИ, что снижает общее быстродействие системы и не обеспечиваетдостоверности контроля оперативныхзапоминающих блоков по всему набору контролирующих тестов.Цель изобретения - увеличение быстродействия устройства и повышение достоверности контроля оперативных запоминающих блоков.Поставленная цель достигается тем, что в устройство для контроля оперативных запоминающих блоков, содержа 2 4щее первый информационный регистр,входы которого подключены к выходампервого коммутатора, первый выходк первому входу второго коммутатора,а второй выход - к первому входублока сравнения, второй информационный регистр, первый вход которогоподключен ко второму входу второгокоммутатора, второй выход - к первомувходу третьего коммутатора, третийвыход второго информационного регистраподключен ко второму входу блокасравнения, первый выход которого подключен к третьему входу второго коммутатора, второй выход блока сравнения подключен к первому входу блокауправления, блок регистров, первый выход которого подключен ко входу третьего коммутатора, а второй выход блока,регистров подключен к первому вхо,ду первого коммутатора, второй вход которого подключен к первому выходу блока управления; регистр адреса, первый вход которого подключен ко второму выходу блока управления, а выход - к четвертому входу второго коммутатора, дешифратор, первый вход ко" торого подключен .ко второму входу блока управления, а второй выходк пятому входу второго коммутатора, блок синхронизации, выходы которого подключены к третьим входам блока управления, третьи входы блока управления подключены ко вторым входам третьего коммутатора, дополнительно введены первый накопитель, первый выход которого подключен ко входу блока регистров, а второй выход - ко второму входу регистра адреса, счетчик адреса, первый вход которого подключен к третьему выходу дешифратора, вторые входы - к четвертым входам блока управления, а первый выход - к первому входу первого накопителя и второй выход - к шестому входу второго коммутатора, четвертый коммутатор, входы которого подключены к четвертым выходам дешифратора, а выходы - ко вторым входам первого накопителя, второй нако- питель, первый вход которого подключен к третьему выходу счетчика адре" са, а выходы - ко входам второго информационного регистра, и пятый коммутатор, входы которого подключены к пятым выходам дешифратора, а выходыко входам второго накопителя.На фиг. 1 представлена блок-схема устройства, на фиг. 2 - блок"схема счетчика адреса; на фиг. 3 - блок-схе.0442 О 15 20 23 39 3% 40 4 В 50 5 89 ма четвертого коммутатора; на фиг, 4 . блок-схема пятого коммутатора.Устройство содержит блок 1 синхронизации, блок 2 управления, регистр 3 адреса, дешифратор 4, первый коммутатор 5, первый информационный регистр.б, второй коммутатор 7, третий коммутатор 8, блок 9 регистров, блок 10 сравнения, второй информационный регистр 11, счетчик 12 адреса, первый накопитель 13, второй накопитель 14, четвертый коммутатор 15 и пятый коммутатор 16. Счетчик 12 адреса содержит счетчик 17 и три группы усилителей 18-18 п; 19-19 п, 20-20 п (где и- число разрядов счетчика 17) развязки. Четвертый коммутатор 15 содержит усилитель 21 команды и группу элементов И 22-22 п (где и - число разрядов каналов вывода ЦВИ).Пятый коммутатор 16 содержит усилитель 23 команды и группу элементов И 24-24 п (где и - число разрядов канала вывода ЦВИ)Устройство работает следующим образом.Коды адресов обращений к контролируемому оперативному запоминающему ,блоку, команды выбора режима обра-. щения, соответствующие выбранному контролирующему тесту, и числовая информация, соответствующая каждому адресу контролирующего теста, из памяти ЦВИ, последовательно поступают на входы четвертого коммутатора 15 и пятого коммутатора 16, С помощью команд от дешифратора 4, дешифрирующего команды от ЦВИ, сигналы с выходов коммутаторов 15 и 16 последовательно поступают на входы первого накопителя 13, где хранятся ааоеса и команды, и второго накопителя 14 , где хра нится числовая информация. Выбор адреса записи в накопители 13 и 14 производится сигналами, поступающими с выходов счетчика 12 адреса. Установка счетчика 12 адреса в необходимое состояние производится командами, поступающими иэ памяти ЦВИ, с помощью сигналов от дешифратора 4. После окончания записи из памяти ЦВИ в идентичных адресах накопителей 13 и 14 размещаются коды адресов и команд и числовая информация данных адресов выбранного контролирующего теста, По команде ЦВИ с помощью сигнала с выхода дешифратора 4 сигналы с выхода блока 1 синхронизации через блок 2 управления поступают на вход счетчика 12 адреса. Сигналы кода начального Вадреса с выходов счетчика 12 адреса одновременно поступают на входы пер" вого накопителя 13, второго накопителя 14. С выходов накопителя 13 блока сигналы кода адреса обращения к контролируемому оперативному запоминающему блоку поступают на вход регистра.3 адреса, сигналы команды выбора режима обращения - на вход блока 9 ре" гистра, сигналы с выхода которого поступают на вход третьего коммутатора 8 при записи первого коммутатора или при считывании. С выхода второго накопителя 14 сигналы числовой информа" ции, соответствующей выбранному коду адреса контролирующего теста, поступает на вход второго информационного регистра 11 и далее с первого его выхода на второй вход третьего коммутатора 8, со второго выхода на один из входов блока 10 сравнения. Сигналы с выхода блока 1 синхронизации через блок 2 управления поступают на входырегистра 3 адреса, третьего коммутатора 8 и первого коммутатора 5, Производится один цикл обращения к контролируемому оперативному запоминающему блоку. В цикле записи сигналы числовой.информации с выхода первого регистра11 через третий коммутатор 8 поступают на вход контролируемого оператив"ного запоминающего блока, Следующим сигналом с выхода блока 1 синхрониэации через блок 2 управления состояниесчетчика 12 адреса увеличивается наединицу, производится выбор следующего кода и команды иэ накопителя13, а также соответствующей им число"вой информации иэ накопителя 14, ицикл обращения к контролируемомуоперативному запоминающему блокуповторяется. В цикле считывания сиг"налы с выхода контролируемого оперативного запоминающего блока черезпервый коммутатор 5, разрешенный сигналом с выхода блока 9 регистров,поступают на вход первого информационного регистра 6 и с одного из еговходов на первый вход блока 10 срав-,нения, где сравниваются с сигналамис выхода второго информационного регистра 11,При сравнении сигналом с выхода блока 1 синхронизации задания временной диаграммы через блок управления 2 состояние счетчика 12 адреса увеличи вается на единицу, и цикл работы устройства повторяется,890442 8телей 18-18 п", 19-19 п, 20-20 п развязки (где и - число разрядов счетчика17) поступают соответственно на входы накопителя 13, накопителя 14 и3 второй коммутатор,7.ЧетвертЫй коммутатор 15 работает о следующим образом. На вход усилитем ля 21 в режиме записи тестовой инФормации иэ памяти ЦВМ в накопитель16 13 поступает сигнал Инфорд с одного у , из выходов дешифратора 4, Сигнал свыхода усилителя 21 поступает параллельно на входы управления групп е элементов И 22-22 п, вторые входы1 которых А , А соединяются с выходами канала вывода ЦВМ. Сигналы кода адреса контролирующего теста икоманд АААР, Акс выходов группыэлементов Й 22-22 п по команде с де 20 шифратора 4 поступают на соответствующие входы числовой информации на,.копителя 13 и запоминаются по адресу, выбранному счетчиком 12 адреса.Блок 16 схем И записи чисел работает следующим образом. На вход усилителя 23 в режиме записи тестовой информации из памяти ЦВМ в накопитель14 поступает сигнал Икод с одногоиз выходов дешифратора 4. Сигнал с39, выхода усилителя 23 поступает навходы управления группы элементовИ 24-24 п, вторые входы которых соединяются с выходами канала выводаЦВМ, Сигналы числовой информацииконтролирующего теста А с выходовгруппы элементов И 24 по командес дешифратора 4 поступают на соответствующие входы числовой информации накопителя 14 оперативной памяти чисел и запоминаются по адресу,вьбранному счетчиком 12 адреса,идентичному адресу, выбранному счетчиком 12 адреса в блок накопителя 13.Таким образом, введение новыхпризнаков и связей обеспечивает повышение достоверности контроля оперативных запоминающих блоков, воза можность реализации любого набораконтролирующих тестов беэ внесенияо изменений в схему устройства, а такжевоэможность соединения устройства смалой ЦВМ, что позволяет автоматизировать контроль оперативных запоминающих блоков и повысить быстродействиеустройства, снизив общее время контроля. При несравнении сигналом со второ го выхода блока 10 сравнения эапреща ется работа блока 2 управления, и сигнал со второго выхода блока 10 сравнения через второй коммутатор 7 в ЦВМ сигнализирует о наличии неисправности контролируемого оперативног запоминающего устройства. По сигнала от дешифратора 4 выходные сигналы с выхода регистра 3 адреса, регистра 6 и регистра 11, соответствующие адрес обращения к контролируемому оператив ному запоминающему блоку, при контро ле которого зафиксировано несравнени считанного и эталонного значения чис ловой информации, через второй комму татор 7 поступают в память,ЦВМ для их дальнейшей обработки. Продолжение работы устройства производится по следующей команде ЦВМ сигналом с выхода дешифратора 4, поступающим на вход блока 2 управления, Цикл работы устройства повторяется. Производятся обращения к контролируемому оператив ному запоминающему блоку по всему контролируемому тесту, коды адресов и команд которого занесены в накопитель 13, а числовая информация в . в накопитель 14 до окончания выбранного контролирующего теста. Команды ЦВМ с помощью сигналов от дешифратора 4 команды адресов обращения к контролируемому оперативному запоминающему блоку, команды управления записью и числовая информация следую щего контролирующего теста . через четвертый коммутатор 15, пятый комму татор 16 вносятся в накопители 13 и 14 соответственно. Работа устройства 1 повторяется для следующего контролирующего теста. Сигналы с выхода счет чика 12 адреса поступают на вход ком мутатора 7 и по команде ЦВМ с дешифратора 4 в память ЦВМ для программно го анализа состояния счетчика 12 адреса.Счетчик 12 адреса работает следующим образом. На первый вход счетчик 17 в режиме обращения к контролируемому оперативному запоминающему блоку поступают сигналы Ап с одного из выходов блока 2 управления, на второй вход - сигналы Лощс одного из выходов дешифратора 4; в режиме записи кодов адресов и команд и числовой информации из памяти ЦВМ в накопители 13 и:14 сигналы параллельного кода адреса с выходов разрядов счетчика 17 через три группы усилиФормула изобретенияУстройство для контроля оперативных запоминающих блоков, содержащеепервый информационный регистр, входы которого подключены к выходам первого коммутатора, первый выход - к первому входу второго коммутатора, а второй выход - к первому входу блока сравнения, второй информационный регистр первый выход которого подклю" . чен ко второму входу второго коммутатора, второй выход - к первому входу третьего коммутатора, третий выход второго информационного регистра подключен ко второму входу блока сравнения, первый выход которого подключен к третьему входу второго коммутатора, второй выход блока сравнения подключен к первому входу блока управления, блок регистров, первый выход которого подключен ко входу третьего коммутатора, а второй выход блока регистров подключен к первому входу первого коммутатора, второй вход которого подключен к первому выходу блока управления, регистр адреса, первый вход котрого подключен ко вто"рому выходу блока управления, а выход - к четвертому входу второго коммутатора, дешифратор, первцй выход которого подключен ко второму входу блока управления, а второй выход - к пятому входу второго коммутатора, блок синхронизации, выходы которого подключены к третьим входам блока управления, третьи выходы блока управления подключены ко вторцм вхо" дам третьего коммутатора, о т л и 4 ч а ю щ е е с я тем, что, с целью, повышения быстродействия устройстваи повышения точности контроля, оносодержит первый накопитель, первмй ю выход которого подключен ко входамблока регистров, а второй выход - ковторому входу регистра адреса, счетчик адреса, первый вход которого подключен к третьему выходу дешифратара, 1 а вторые входы - к четвертым выходанблока упРавления, первый выход - кпервому входу первого накопителя, авторой выход - к шестому входу второ.го коммутатора. четвертый коммутатор, 1 З входы которого подключены к четвертым выходам дешифратора, а выходыко вторым входам первого накопителя,второй накопитель, первый вход котоРого подключен к третьему выходу рв счетчика адреса, а выходы - ко вхо"дам второго информационного регистра,и пятый коммутатор, входы которогоподключены к пятым выходам дешифрато"ра, а выходы - ко входам второго на% копителя. Источники информации,принятые во внимание при экспертизе1.Авторское свидетельство СССРзф М 341081, кл. 6 11 С 29/00, 1972.2. Авторское свидетельство СССРН 647837, л. а 11 С 29/00, 1977.3, Заявка ФРГ М 2408990,кл. 6 1 С 29/00, опублик. 1976890442 Составитель С.ШустенкоРедактор М.Дылын Техред 3, Фанта Корректор Г.Огар ю 014/81 ак 4 илиал ППП "Патент", г. Ужгород, ул. Проектная, 4 ую АГау ВНИИПИ Г по дел 113035, М ее тТираж 648ударственного комите изобретений и откры сква, Ж, Раушская ПодпиСССРйаб д,