Система программного управления технологическими процессами

(5)5 6 ГОСУДАРСТВЕ ПО ИЗОБРЕТЕ ПРИ ГКНТ ССС ЫИ КОМИТЕТЯМ И ОТКРЫТИ Е ИЗОБРЕТЕН ТОРСКОМУ СВИДЕТЕЛЬСТВ(54) СИСТЕМА ПРОГРАММНОГО УПРАВЛЕНИЯ ТЕХНОЛОГИЧЕСКИМ ОБОРУДОВАНИЕМ(57) Изобретение относится к системам и рограммного управления и может быть использовано в автоматизированных системах для управления технологическим . оборудованием, станкам с ЧПУ, роботами, манипуляторами ГСП. Целью изобретения является сокращение объема памяти и расширение области применения системы за счет аппаратной реализации конечного автомата в процессе прямого доступа в память системы, Система программного управледля аппаратной ре мата; на фиг.4 - вр циирования прям выхода из нее; на рамма работы бло теля,тение относится к системам и роуправления и может быть ис о в автоматизированных ля управления технологическим ием, станками с ЧПУ, роботами рами ГПС и т.д,изобретения является сокращепамяти и расширение области лизации коне еменная диагрго доступа в фиг.5 - в а логиче ного автодммд инипамять и ная диагремен ского Систем нологическ управления соре 1 и с входы/выхо ния 1,3,так 1,5 фаз, вхо выход синха програмими процвы полне одержащ ды данны товые вхо дсброса 1 ронизаци много управл ессами содер нный на микр ий выходы ад х 1,2, выходы ды первой 1.4 .6, вход готов и 1.8; тактовы ения техжит блок опроцесреса 1.1,управлеи второй ности 1,7, й генера.1 изобр лагаемой ; на фиг,2 гического я диагра Изобре грамм ного пол ьзован системах д оборудован манипулято Целью ние объема применени На фиг схема пред управления ма блока ло- временнажена функциональная системы программного -функциональная схерасширителя; на фиг.3 ма настройки системы ния технологическими процессами содержит блок управления, тактовый генератор. системный контроллер, буфер адреса, дешифратор адреса памяти, блок постоянной памяти констант, блок оперативной памяти программ и данных, шинный формирователь блока оперативной памяти, дешифратор адресов устройств ввода/вывода, шинные формирователи устройства ввода/вывода, пять элементов ИЛИ, два элемента И, генератор захвата, регистр, три счетчика импульсов, триггер, шинный формирователь, блок логического расширителя, в состав к-рого входят регистр результата, группа регистров .настройки, три элемента И, группа элементов И, группу элементов сложения по модулю 2, групповой мультиплексор, два элемента ИЛИ, шинный формирователь, одновибратор, регистр внутренних логических условий. Новым в системе программного управления является введение первого, второго, третьего счетчиков импульсов, генератора захвата, блока логического расширителя, пятого элемента ИЛИ и их связей. 5 ил.рядности шины адреса при допущении достаточности разрядности шины данныхдля представления выходных сигналов и равенстве этой разрядности разрядности ши-ны адреса. 5Кроме того, в данной системе в отличиеот прототипа возможна и реализация автомата, зависящего от логических условий, количество которых намного превышаетразрядность шины адреса при условии состветствующей программно-аппаратной декомпозиции логических функций смногократными вычислениями в блоке логического расширителя. Это существенно приреализации последовательного автомата, 15учитывающего предысторию технологического процесса, что более распространено впрактике,В системе возможна реализация автомата, зависящего от логичесчких условий, 20сформированных самой системой в результате внутренних операций, а также реализации нескольких автоматов, зависящих отразличных логических условий,Формула изобретения 25Система программного управления технологическими процессами, содержащаяблок управления, тактовый генератор, системный контроллер, дешифратор адреса памяти, блок оперативной памяти программ и 30данных, блок постоянной памяти констант,буфер адреса, шинный формирователь бло-,ка оперативной памяти программ и данных,дешифратор адреса устройств ввода-вывода, шинные формирователи устройств ввода/вывода, три элемента ИЛИ, дваэлемента И, триггер, регистр кода текущегосостояния и шинный формирователь шиныадреса, причем первый и второй входы тактового генератора подключены к кварцевому резонатору, второй и третий входытактового генератора являются входами"Сброс" и "Готовность" системы соответственно, четвертый вход тактового генератораподключен к выходу синхронизации блока 45управления, первый и второй выходы тактового генератора подключены к первому ивторому тактовым входам блока управлениясоответственно, третий и четвертый выходытактового генератора подключены ко входам сброса и готовности блока управлениясоответственно, пятый выход- ко входу синхронизации системного контроллера, к входам/выходам данных которого подключенывыходы/входы данных блока управления, к 55группе входов управления системного контроллера подключена группа выходов управпения блока управления выходы/входыданных системного контроллера являютсяшиной данных системы, группа выходов управления системного контроллера является шиной управления системы, входы/выходы блока постоянной памяти констант, шинного формирователя блока оперативной памяти программ и данных и шинных формирователей устройств ввода/вывода подключены к шине данных системы, первый вход разрешения шинного формирователя блока оперативной программ и данных подключен к выходу дешифратора адреса памяти и ко входу разрешения блока оперативной памяти программ и данных, второй вход разрешения шинного формирователя блока оперативной памяти подключен к разряду "Прием" группы выходов управления блока управления, вход разрешения дешифрэт. ра адреса памяти подключен к выходу первого элемента ИЛИ, первый и второй входы которого подключены к разрядам "Чтение памяти", "Запись в память" шины управления соответственно, группа выходов шинного формирователя блока оперативной памяти программы и данных подключена к группе входов данных блока оперативной памяти программы и данных, разрядные выходь 1 которого подключены к группе входов шинного формирователя блока оперативной памяти, вход записи блока оперативной памяти программ и данных подключен к разряду "Запись в память" шины управления, вход разрешения дешифратора адресов устройств ввода/вывода подключен к выходу второго элемента ИЛИ, первый и второй входы которого подключены к разрядам "Ввод из устройства ввода", "Вывод в устройство вывода" шины управления соответственно, группа выходов дешифратора адресов устройств ввода/вывода подключена к первым входам разрешения шинных формирователей устройств ввода/вывода, вторые входы разрешения которых подключены к разряду "Ввод из устройства ввода" шины управления, входы шинных формирователей устройств ввода/вывода являются информационными входами системы, группа выходов шинных формирователей устройств ввода/вывода является группой информационных выходов системы, группа выходов шинного формирователя подключена к шине данных системы, о т л и ч а ю ща я с я тем, что, с целью сокращения объема памяти и расширения области применения, дополнительно введены генератор захвата, два элемента ИЛИ, три счетчика импульсов и блок логического расширителя, содержащий одновибратор, регистр результата, группу регистров настройки, три элемента И, группу элементов И, группу элементов сложения по модулю два, групповой мульти15 20 25 30 35 40. 45 50 55 плексор, два элемента ИЛИ, шинный формирователь, одновибратор и регистр внутренних логических условий, причем адресные выходы блока управления подключены ко входам буфера адреса, входы разрешения которого подключены к разряду "Подтверждение захвата" группы выходов управления блока управления, разрядные выходы буфера адреса являются шиной адреса системы, к которой подключены группы адресных входов блоков постоянной памяти констант и оперативной памяти программ и данных и группы информационных входов дешифратора адреса памяти и адреса устройств ввода/вывода, первый вход разрешения блока пос. дрянной памяти констант подключен к выходу четвертого элемента ИЛИ, первый вход которого подключен к первому выходу дешифратора адреса памяти, а второй вход подключен к выходу первого элемента И, второй вход разрешения блока постоянной. памяти констант подключен к выходу третьего элемента ИЛИ, первый вход которого подключен к разряду "Прием" группы выходов управления блока управления, второй вход подключен ко второму входу четвертого элемента ИЛИ, разряд "Подтверждение захвата" группы выходов управления блока управления подключен ко входу разрешения шинного формирователя и к первому входу первого элемента И, второй вход которого подключен к выходу триггера и входу захвата блока управления, выход пятого элемента ИЛИ подключен ко входам сброса первого и второго счетчиков импульсов, регистра кода текущего состояния и триггера, первый вход пятого элемента ИЛИ подключен к выходу сброса тактового генератора, а второй его вход подключен к выходу второго элемента И, выход первого элемента И подключен ко входу тактового генератора, вход данных триггера подключен к разряду шины данных системы, вход синхронизации триггера подключен к третьему выходу дешифратора адресов устройств ввода/вывода, второй выход которого подключен ко входам синхронизации первого, второго и третьего счетчиков импульсов и регистра кода, группа информационных входов первого счетчика импульсов подключена к шине данных системы, группа информационных выходов первого счетчика импульсов подключена к группе информационных входов второго счетчика импульсов и к первой группе информационных входов шинного формирователя шины адреса, информационные выходы второго счетчика импульсов подключены к группе информационных входов третьего счетчика импульсов и ко второй группе информационных входов шинного формирователя шины адреса, разрядные выходы третьего счетчика импульсов подключены к группе информационных входов регистра кода текущего состояния, разрядные выходы которого подключены к группе информационных входов блока логического расширителя, счетный вход первого счетчика импульсов подключен к первому выходу генератора захвата, вычитающему входу третьего счетчика импульсов и к первому входу синхронизации блока логического расширителя, выход переполнения первого счетчика импульсов подключен к счетному входу второго счетчика импульсов, второй выход генератора захвата подключен ко второму входу синхронизации блока логического расширителя, третий выход генератора захвата подключен к первому входу второго элемента И, второй вход которого подключен к выходу переполнения третьего счетчика импульсов, выход сброса генератора подключен ко входу сброса блока логического расширителя, первый выход дешифратора адресов устройств ввода/вывода подключен ко входу разрешения блока логического расширителя, а шина данных системы подключена к входам/выходам данных, разряд шины управления "Ввод из устройства ввода" подключен ко входу управления вводом блока логического расширителя, разряд шины управления системы "Вывод в устройство вывода" подключен ко входу управления выводом блока логического расширителя, группа входов внешних логических условий системы подключена к второй и последующим соответственно группам входов логических условий блока логического расширителя, вход разрешения которого подключен к первому входу разрешения шинного формирователя блока логического расширителя, к первому входу третьего элемента И блока логического расширителя и к первому входу четвертого элемента И блока логического расширителя, шина данных системы подключена ко входам/выходам группы входов данных блока логического расширителя, которая подключена ко входам/выходам шинного формирователя блока логического расширителя и к группе информационных входов первого регистра регистров настройки группы, вход управления вводом блока логического расширителя подключен ко второму входу разрешения шинного формирователя блока логического расширителя и к первому входу четвертого элемента И блока .логического расширителя, вход управления выводом блока логического расширителя подключен ко второму входу третьего элемента И блока1681297 Символ Кол двоитиьй 7(с) .7(с) Коыъюыкциы восьне 6 6 611 1 6 1 6 ф 1) Т 1(Ф)г г9 г, 6 У хо, 96 9 6хо, 9 1 6Х 1)6 6г 9 6 логического расширителя, группы входов внешних логических условий которого подключены ко второй и последующим соответствующим группам выходов группового мультиплексора, первая группа входов которого подключена к выходам регистра внутренних логических условий, группа информационных входов регистра внутренних логических условий подключена к группе выходов шинного формирователя блока логического расширителя, а его вход синхронизации подключен к выходу третьего элемента Иблока логического расширителя, выход четвертого элемента И блока логического расширителя подключен ко входу одновибратора, выход которого подключен к первому входу четвертого элемента ИЛИ блока логического расширителя, выход которого подключен ко входу сброса регистра результата, разрядные выходы которого подключены к соответствующей группе входов шинного формирователя блока логического расширителя, группа входов установки регистра результата подключена к группе выходов первого регистра группы регистров настройки, вход синхронизации регистра результата подключен к выходу пятого элемента И блока логического расширителя, второй инверсный вход которого подключен к выходу пятого элемента ИЛИ блока логического расширителя, группа выходов третьего регистра группы регистров настройки подключена к группе первых входов соответствующих элементов И группы 5 элементов И, группа вторых входов которыхподключена к группе выходов группового мультиплексора, выходы группы элементов И подключены к первой группе входов группы элементов сложения по модулю 2, вторая 10 группа входов которой подключена к группевыходов второго регистра группы регистров настройки, выходы группы элементов сложения по модулю 2 подключены к группе входов пятого элемента ИЛИ блока логиче ского расширителя, а адресные входы группового мультиплексора и группа первых входов блока элементов И соединена с группой информационных входов блока логического расширителя, первый вход 20 синхронизации которого соединен с входомсинхронизации группы регистров настройки, второй вход синхронизации - с первым входом пятого элемента И блока логического расширителя, вход сброса - со вторым 25 входом четвертого элемента ИЛИ, вход разрешения - с первым входом разрешения шинного формирователя, с первым входом третьего элемента И и с вторым входом чет.- вертого элемента И,301681297 2 б,7 27,2 37 акт ловска орректор С, Черн Гаэ 3312 Тираж 455 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ С113035, Москва, Ж, Раушская.наб., 4/5 25.8 27,1 Составитель И. ШвецТехред М.Моргентал оиэводственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 1015 10 15 20 25 30 40 са 50 тор 2, содержащий входы 2,1, 2.2 подключения кварцевого резонатора, вход 2,3 синхронизации, выходы первой 2,4 и второй 2,5 фаз, выход сброса 2,6, выход готовности 2,7, выход синхронизации 2,8; системный контроллер 3, содержащий выходы/входы данных 3.1, являющиеся шиной данных системы, выходы управления 3.2, являющиеся шиной управления системы; буфер адреса 4, содержащий выходы 4.1, являющиеся шиной адреса системы; дешифратор 5 адреса памяти, содержащий выход 5,1 подключения постоянной памяти и выход 5.2 подключения оперативной памяти; блок 6 постоянной памяти констант, блок 7 оперативной памяти программ и данных,шинный формирователь 8, дешифратор 9 адресов устройств ввода/вывода, содержащий группу выходов 9.1, выходы 9,2, 9.3, 9,4; шинные формирователи 10 ввода/вывода, пять элементов ИЛИ 11-15, два элемента И 16 - 17, генератор захвата 18, регистр кода 19, три счетчика 20, 21, 22, триггер 23, шинный формирователь 24, блок 25 логического расширителя, содержащий (фиг.2) вход разрешения 25.1, входы/выходы данных 25.2, вход 25.3 управления вводом, вход 25.4 управления выводом, группу входов 25,5, вход сброса 25,6, первый вход синхро.низации 25.7, второй вход синхронизации 25;8; регистр результата 26, группу регистров настройки 27,1, 27.2, 27,3, три элемента И 28, 29, 30, группу элементов И 31.1-31,п, где и - разрядность обрабатываемых логических условий, группу элементов сложения по модулю два 32,1-32.п, групповой мультиплексор 33, два элемента ИЛИ 34, 35. шинный формирователь 36, одновибратор 37,регистр 38 внутренних логических условий, вход сброса 39, вход готовности 40, вход 41 запроса прерывания, выход 42 разрешения прерывания, выход ожидания 43, информационные входы 44, информационные выходы 45, группу входов 46,1 - 46. внешних логических условий.Блок управления предназначен для управления системой с целью решения вычислительных задач,Системный контроллер 3 предназначен для формирования шины управления системы и для органиэации двунаправленной передачи данных по шине данных,Шинные формирователи 8, 10, 24, 36 предназначены для усиления информационных сигналов по шинам, для организации двунаправленной передачи данных, для отключения от информационных шин по входам/выходам.Буфер адреса 4 предназначен для увеличения нагрузочной способности шины адреса 4,1 и для перевода ее в высокоимпедансное состояние по сигналу "Подтверждение захвата" на выходах управления 1.3, который снимает разрешающий уровень сигнала со входов Е 1, Е 2.Шинный формирователь 8 блока оперативной памяти предназначен для увеличения нагрузочной способности шины данных 3.1 и организации подключения памяти к шине данных 3,1 в зависимости от разрешающих сигналов в следующих режимах: а) чтение памяти Е 1=Е 2=1. Выходные сигналы данных блока оперативной памяти поступают на входы шинного формирователя и с его входов/выходов на шину данных; б) запись в память Е 1=1, Е 2=0. Информация поступает-с шины данных на входы/выходы шинно- го формирователя и с его выходов на входы данных оперативной памяти 6; в) во всех остальных случаях входы/выходы шинного формирователя 8 блока оперативной памяти находятся в высокоимпедансном состоянии и не влияют на шину данных (Е 1=Е 2=0),Шинные формирователи 10 ввода/вывода предназначены для увеличения нагрузочной способности шины данных и для а) ввода информации с информационных входов 44 системы Е 1=Е 2=1; б) вывода информации на информационные выходы 45 системы Е 1=1, Е 2=0; в) во всех остальных случаях входы/выходы шинных формирователей находятся в высокоимпедансном состоянии Е 1=Е 2=0.Шинный формирователь 24 предназначен для увеличения нагрузочной способности шины адреса и для подключения выходных сигналов счетчиков 20, 21 к шине адреса 4,1 в режиме прямого доступа в память по разрешающему сигналу подтверждения захвата, В остальных случаях выходы шинного формирователя 24 находятся в высокоимпедансном состоянии и сигналы на выходе счетчиков не влияют на шину адреДешифратор 5 адреса памяти предназначен для дешифрации по разрешающему сигналу с выхода элемента ИЛИ 11 информации на шине адреса 4,1 для подключения постоянной памяти 6 (выходом 5,1),либо оперативной памяти 7 (выходом 5.2),Блок 6 постоянной памяти программ предназначен для хранения неразрушаемых при выключении питания программ и данных, в том числе программ настройки блока 25 логического расширителя, счетчиков 20-22, регистра 19 и триггера 23, а также констант для вычисления систем булевых функций в блоке логического расширителя Данные и программы считываются иэблока 6 в режиме чтения памяти (при акти 1681297вировании входов разрешения выходами элементов ИЛИ 13, 14) либо в режиме прямого доступа в память,Блок 7 оперативной памяти предназначен для хранения программ, данных, а также для реализации стэка только во время работы системы.Режим работы определяется сигналами разрешения и записи: Е=1, И/=1 - запись; Е=1, Я=О - чтение; Е=О - хранение,Дешифратор 9 устройств ввода/вывода предназначен для дешифрации адреса устройств ввода(вывода (выходы 9.1), для записи информации в счетчик 20 (выход 9.3), в триггер 23 (9,4), в блок логического расширителя (9.2). причем его вход разрешения активируется выходом элемента ИЛИ 12.Первый элемент ИЛИ1 предназначен для управления дешифратором 5 адреса памяти, если на шине управления 3.2 системы имеется один из сигналов: "Чтение в память", "Запись в память".Второй элемент ИЛИ 12 предназначен для управления дешифратором 9 устройств ввода/вывода, если на шине управления 3,2 системы имеется один из сигналов "Ввод из устройства ввода", "Вывод в устройство вывода".Третий элемент ИЛИ 13 предназначен для управления первым входом разрешения постоянной памяти 6 при активировании выхода 5.1 дешифратора 5, либо при активировании выхода элемента И 16.Четвертый элемент ИЛИ 14 предназначен для управления вторым входом разрешения постоянной памяти 6 при активировании разряда "Прием" выходов управления 1.3 микропроцессора 1 либо выхода элемента И 16.Пятый элемент ИЛИ 15 предназначен для обнуления триггера 23. счетчиков 20, 21 и регистра 19 либо сигналом системного сброса с выхода 2.6 тактового генератора 2, либо сигналом с выхода элемента И 17.Первый элемент И 16 предназначен для управления генератором и элементами ИЛИ 13, 14 в том случае, если установлен триггер 23, а на выходах управления 1.3 микропроцессора 1 имеется сигнал "Подтверждение захвата".Второй элемент И 17 предназначен для управления сбросом триггера 23, счетчиков 20, 21, регистра 19 по импульсу на выходе 18.3 генератора 18, если активирован выход 22.2 счетчика 22,Генератор захвата 18 предназначен для синхронизации считывания констант из постоянной памяти 6 в режиме захвата, для синхронизации вычисления значения коньюнкции после считывания соответствую 5 10 15 20 25 30 35 40 45 50 55 щих ей трех констант, а также для контроляокончания массива. констант,Генератор захвата 18 может быть реализован, например, на трех инверторах, резисторе, конденсаторе и элементах задержки,по каждому такту формирующих три последовательных импульса чтения (18.1), затемимпульс вычислений (18,2), затем импульсконтроля окончания массива (18,3),Регистр 19 предназначен для приема свыходов счетчика 22 информации по сигналу 9.3 дешифратора 9. В регистре 19 в процессе захвата хранится код номераобрабатываемых логических условий (46.146.1, или внутренние логические условия), атакже код текущего состояния для данногообрабатываемого автомата.Первый счетчик 20 предназначен дляприема с шины данных 3.1 системы информации настройки по сигналу 9.3 дешифратора 9.В первом счетчике 20 в процессе захвата хранится и инкрементируется младшая по.ловина адреса 20.1 считываемого в блок 25массива констант. Счетчик 20 увеличиваетсодержимое на единицу (инкрементирует)по заднему фронту импульса 18.1 генератора 18, При обнулении счетчика 20 он формирует импульс переполнения на выходе 20.2.Второй счетчик 21 предназначен дляприема с выходов первого счетчика 20 информации настройки по сигналу 9.3 дешифратора 9.Во втором счетчике 21 в процессе захвата хранится старшая половина адреса массива констант. Счетчик 21 увеличивает своесодержимое на единицу по импульсу переполнения 20.2 счетчика 20,Третий счетчик 22 предназначен дляприема с выходов счетчика 21 информациинастройки. В нем хранится код длины массива констант. Третий счетчик 22 уменьшаетсвое содержимое на единицу (декрементируется) по заднему фронту импульсов 18.1генератора 18.При обнулении счетчика 22 активируется его выход 22.2. После начальной загрузки(настройки) выход 22.2 обнулен.Триггер 23 предназначен для инициирования захвата путем записи в него логической единицы по его информационномувыходу сигналом на выходе 9.4 дешифратора 9,Блок 25 логического расширителя(фиг.2) предназначен для вычисления значения булевых функций, описывающих конечный автомат, подлежащий реализации, поконстантам, считываемым из постояннойпамяти 6 по входам/выходам 25,2 импульсами 25.7, 168129755 Вычисление производится по синхроимпульсу 25.8, Вычисление в блоке 25 производится от аргументов логических условий 46.1 - 46, или внутренних логических условий, выводимых по входам/выходам 25.2 (25,1=1, 25,4=1) при настройке, и аргументов кода текущего внутреннего состояния, являющихся частью входов 25.5. Другая часть входов 25.5 кодирует номер обрабатываемой группы логических условий 46.1 - 46. или внутренних.Результат из блока 25 считывается по входам/выходам 25.2 (25,1=1, 25.3=1),Регистр результата 26 предназначен для установки его разрядов активированными разрядами выходов регистра 27,1 по переднему фронту импульса на выходе элемента И 30,В процессе вычислений однажды установленный разряд регистра 26 остается таковым до окончания вычислений - до обнуления с выхода элемента ИЛИ 35. Установленные разряды регистра 25 соответствуют единичным значениям реализуемой системы булевых функций,Группа регистров настройки 271-27.3 предназначена для приема со входов/выходов 25.2 блока 25 по синхроимпульсам 25,7 трех констант, причем (ХО, ХО, Е соответствуют О, Т, М), после их считывания в регистре 27,1 хранится константа Е - значения булевых функций, соответствующих данной конъюнкции, если она равна 1; в регистре 27.2 - константа ХО -дополнительная, имеющая единицы в разрядах неинвертированных переменных и нули в остальных; в регистре 27.3 - константа ХО основная - существенных переменных, имеющая единицы в разрядах существенных переменных и нули в остальных.Первый элемент И 28 блока логического расширителя предназначен для синхронизации записи в его регистр 38, если активированы входы 25,4 и 25.1 блока 25.Второй элемент И 29 блока логического расширителя предназначен для управления одновибратором 37 по окончании чтения результата из блока 26, если активированы входы 25,3 и 25,1 блока 25,Третий элемент И 30 блока логическогорасширителя предназначен для управления,записью в регистр результата 26 по импульсу 25.8 в том случае, если обнулен выход элемента ИЛИ 34.Группа элементов И 31.1-31.п.предназначена для формирования информации в разрядах логических условий (в конкатенации с кодом текущего состояния элементов памяти 25.5.2) на выходе мультиплексора ЗЗ, являющихся несущественными и имею 5 10 15 20 25 30 35 40 45 50 щих нули в соответствующих разрядах маски (константы) ХО, хранящейся в регистре 27.3.Группа элементов сложения 32.1 - 32.2 по модулю два предназначена для формирования вектора совпадения. Если значения существенных логических условий (в конкатенации с кодом текущего внутреннего состояния), выделенные на группе элементов И 31,1-31 л, совпадают с соответствующими разрядами маски константы ХО, хранящейся в регистре 27.2, то в соответствующем разряде на выходе соответствующего элемента сложения по модулю два группы элементов 32,1 - 32.п устанавливается ноль. При несовпадении устанавливается логическая единица.Мультиплексор 33 предназначен для подключения к группе элементов И 31,1 - 31.п одной из групп логических условий 46.1 - 46.п или с выходов регистра 38 в соответствии с кодом на входах 25.5.1.Первый элемент ИЛИ 34 блока логического расширителя предназначен для формирования значения конъюнкции. Если на выходах группы 32,1 - 32,п логические нули, то и на выходе элемента ИЛИ 34 логический ноль, означающий, что коньюнкция равна единице (совпадение по всем разрядам с маской ХО).Второй элемент ИЛИ 36 блока логического расширителя предназначен для обнуления регистра 26 либо сигналом сброса 25,6, либо импульсом одновибратора 37,Шинный формирователь 35 блока логического расширителя предназначен для обеспечения двунаправленной передачи информации со входов/выходов 25.2. При Е 2-0, Е 1-1 информация с входов/выходов 25.2 передается в регистр 38, при Е 2=1, Е 1=1 - . с выходов регистров 26 на входы/выходы 25.2, при Е 1=0 выходы шинного формирователя 36 находятся в высокоимпедансном состоянии.Одновибратор 37 предназначен для обнуления регистра 26 через элемент ИЛИ 35 импульсом, сформированным по заднему фронту импульса на выходе элемента И 29. Одновибратор 37 может быть реализован, например, на стандартной микросхеме 155 АГ 1,Регистр 38 внутренних логических условий предназначен для приема информации с выходов шинного формирователя 36 по переднему фронту импульса на выходе элемента И 28 информации внутренних логических условий и хранения ее в процессе вычислений.Вход сброса 39 предназначен для приема внешнего сигнала сброса, 1681297 10дующим образом 30 35 40 45 по синхросигналу на выходе 1.8, который 50 поступает на вход 2,3 тактового генератора 2 и с выхода 2. 8 тактового генератора 2 стробированный сигнал синхронизации поступает на вход синхронизации системного 55 Вход готовности 40 предназначен дляприема внешнего сигнала готовности. Вход запроса прерывания 41 предназначен для приема сигнала запроса прерывания, Выход 42 разрешения прерывания предназначен для выдачи сигнала разрешения прерывания на внешнее оборудование. Выход 43 ожидания поедназначен для выдачи сигнала ожидания на внешнее оборудование. Информационные входы 44 предназначены для приема внешних сигналов состояния технологического оборудования. Информационные выходы 45 предназначены для выдачи сигналов управления исполнительными органами технологического оборудования.1-групп внешних логических условий 46.1-46, предназначены для приема дискретных сигналов состояния внешнего оборудования, которые обрабатываются в блоке 25 логического расширителя в процессе введенной дисциплины.Система программного управления технологическим оборудованием работает слеа)Обычный режим работы, Тактовый генератор 2 генерирует две неперекрывающиеся тактовые последовательности, которые с его выходов 2,4,2,5 подаются на входы 1.4, 1.5 микропроцессора 1, Стабильность тактовых последовательностей обеспечивается подключением ко входам 2.1, 2,2 кварцевого резонатора. Микропроцессор 1 начинает генерировать выходные сигналы в следующие моменты 1) после подачи сигнала "Сброс" на его вход 1.6, причем предварительно внешний сигнал "Сброс"поступает на вход 39 системы, а с его выхода 2,6 - на соответствующий вход микропроцессора 1; 2) после установления уровня логической "1" на входе 40" Готовность" системы, причем с выхода 2.7 тактового генератора 2 сигнал готовности поступает на вход 1,7 микропроцессора 1,Если же на входе 40 тактового генератора 2 установлен сигнал логического "0", то на выходе 43 "Ожидание" системы устанавливается сигнал лог. "1". Блок управления выдает слово состояния на выходы данных 1.2 контроллера 3, который работает по слову состояния и информации на выходах управления 1.3. Блок управления формирует шину управления 3.2 системы. Системный конт-. роллер 3 также формирует шинуданных 3,1 системы и обеспечивает двунаправленную 5 10 15 20 передачу данных по ней. Шину адреса 4.1 системы по адресным сигналам 1.1 микропроцессора 1 формирует буфер адреса 4, Блок управления считывает и выполняет программу, записанную в постоянной памяти 6 или в оперативной памяти 7, при этом дешифратор адреса памяти 5 дешифрирует адрес, выставленный на шине адреса 4,1 системы, если на шине управления 3.2 выставлен один из сигналов "Чтение памяти", "Запись в память". При этом элемент ИЛИ 11 подает на его разрешающий вход сигнал, и активные уровни сигналов 5.1, 5,2 на выходе дешифратора адреса 5 подключают соответственно либо постоянную память 6 через элемент ИЛИ 14 по первому входу разрешения, либо оперативную память 7 по первому входу разрешения. Для подключения постоянной памяти 6 на ее второй разрешающий вход должен через элемент ИЛИ 13 поступить активный уровень сигнала "Прием" с выходов управления 1,3 микропроцессора 1, Тогда выходы постоянной памяти 6 подключаются к шине данных 3.1 и данные считываются в микропроцессор 1 в соответствии с адресом, выставленным на шине адреса 4.1 системы, Для считывания данных из оперативной памяти 7 на ее втором входе записи, который подключен к разряду шины управления 3.2 "Запись в память", должен быть сигнал логического "0", шинный формирователь 8 памяти по первому и второму разрешающим входам переводится в режим вывода. Данные считываются из оперативной памяти 7 в соответствии с адресными сигналами на адресных входах; с выходов оперативной памяти 7 через шинный формирователь памяти 8 на шину данных 3.1.Микропроцессор 1 может записывать данные в оперативную память 7, при этом шинный формирователь 8 памяти переводится в режим ввода данных по второму разрешающему входу, оперативная память 7 переводится в режим записи по второму разрешающему входу и данные с шины данных 3,1, с выхода шинного формирователя 8 поступают на входы данных оперативной памяти 7.Система вводит данные со своих информационных входов 44 или выводит данные на свои информационные выходы 45, Дешифратор 9. устройств ввода/вывода дешифрирует адрес, выставленный на шине адреса 4.1, если на шине управления 3,2 имеется один из активных уровней сигналов "Ввод из устройства ввода", "Вывод в устройство вывода", при этом активный уровень сигнала с выхода элемента ИЛИ 12 подается на вход разрешения дешифратора10 15 данный режим в предлагаемой системе не 20используется.б)Реализация конечного ав 25 30 35 4045 50 55 9, Выходные сигналы 9,1 дешифратора 9 подключают соответствующий шинный формирователь 10 ввода/вывода по первому входу разрешения, второй вход разрешения шинных формирователей 10 переводит их либо в режим ввода, либо в режим вывода. В режиме ввода данные с информационных входов 44 поступают на входы соответствующего шинного формирователя 10, а сего входов/выходов-на шину данных 3.1 системы. В режиме вывода данные с шины данных 3.1 поступают на входы/выходышинного формирователя 10, а с его выходов - на информационные выходы 45 системы.Микропроцессор 1 можно перевести в режим прерывания подачей сигнала "1" на вход 41, при этом, если прерывания разрешены, формируется сигнал "Подтверждение прерывания" на выходе 42, Однако т о м а т а, В этом режиме микропроцессор 1 подготавливает операции прямого доступа в память, Он обращается к счетчикам 20-22 и регистру 19 как к порту вывода, имеющему фиксированный адрес (см, фиг,1,3). При этом возбуждается выход 9.3 дешифратора 9 и с шины данных 3.1 в счетчик 20 по его информационным входам заносится первое слово настройки, Тот же сигнал синхронизации поступает и на счетчики 21, 22 и регистр 19, но так как предварительно проведено обнуление выходом 2.6 тактового генератора 2, то в счетчики 21, 22 и регистр 19 занесется нулевая информация. Далее по адресу порта, возбуждающему выход 9.3 дешифратора 9, с шины данных в счетчик 20 запишется второе слово настройки, а в счетчик 21 из счетчика 20 эанесется первое слово настройки. В счетчик 22 и регистр 19 вновь занесется нулевая информация. Далее аналогично описанному в счетчик 20 запишется третье слово настройки, в счетчик 21 - второе, в счетчик 20 - первое. И, наконец, по четвертому обращению в регистре 19 окажется первое слово настройки, в счетчике 22 - второе, в счетчике 21 - третье, в счетчике 20 - четвертое. В регистре 19 первое слово настройки представляет собой конкатенцию кода номера обрабатываемых логических условий (ЛУ на фиг,З) и текущего внутреннего состояния конечного автомата (т(т) на фиг.З). В счетчике 22 второе слово представляет собой длину массива констант, с помощью которого вычисляется система булевых функций, описывающих конечный автомат. В счетчике 21 третье слово представляет собой код старшей половины адреса обрабатываемого массива констант, В счетчике 20 четвертое слово настройки предеставляет собой младшую половину адреса обрабатываемого массива констант,Далее микропроцессор 1 при необходимости обработать внутренние логические условия (ЛУ на фиг,З) выводит их по шине данных 3.1 в блок 25 логического расширителя через его входы/выходы 25,2, При этом происходит обращение к блоку 25 логического расширителя как к порту вывода с фиксированным адресом и возбуждается выход 9,2 дешифратора 9, возбуждающий вход 25.1 блока 25, Возбуждается также его вход 25,4 (фиг.1,3).Микропроцессор 1 инициирует прямой доступ в память командой вывода логической единицы с разряда шины данных 3.1 по адресу триггера 23 (фиг.З). При этом возбуждается выход 9,4 дешифратора 9, синхронизирующий триггер 23. Выход триггера 23 активирует вход 1.9 захвата микропроцессора 1., который он анализирует после выполнения вывода. Поэтому микропроцессор 1 перходит в режим захвата, переводя свои выходы адреса 1.1 и выход данных 1.2 в высокоимпендансное состояние и формируя на разряде "Подтверждение захвата" выходов управления 1,3 логическую единицу. В связи с этим снимается разрешающий сигнал с буфера адреса 4 и шина адреса 4.1 системы также переводится в высокоимпедансное состояние (фиг.1,4). Сигнал "Подтверждение захвата" поступает и на системный контроллер 3, поэтому его выходы/входы - шина данных 3,1 и выходы управления - шина управления 3.2 переводится в высокоимпедансное состояние. Шины системы свободны для прямого доступа в память, а микропроцессор 1 приостанавливает внутренние операции выполнения команды и переходит в цикл ожидания при захвате. Начинается прямой доступ в память на время считывания констант в блок 25 логического расширителя и производство вычислений, т,е. "монопольный" доступ в память.Так как микропроцессор 1 сформировал сигнал "Подтверждение захвата" на выхо- . дах 1.3 управления и триггер 23 установлен, то запускается генератор захвата 18, который формирует импульсы на выходах в такой последовательности: три импульса чтения на выходе 18,1, затем импульс стробирования результата вычислений на выходе 18,2, затем импульс проверки окончания массива на выходе 18.3, затем снова три импульса чтения на выходе 18.1 и т,д, По окончании вычислений, если выход 22,2 нулевого состояния счетчика 22 активирован,5 10 15 20 то через элементы И 17, ИЛИ 15 обнуляется триггер 23 и генератор 18 останавливается, не успев сформировать очередные импульсы чтения, При первоначальной записи информации в счетчик 22 активный уровень с выхода 22,2 снимается. При активировании разряда "Подтверждение захвата" выходов управления 1.3 микропроцессора 1 шинный формирователь 15 подключает к шине адреса 4,1 выходы счетчиков 20, 21 (соответственно к младшим половинам шины адреса 4.11.С каждым импульсом на выходе 181 генератора по переднему его фронту соответствующая константа из постоянной памяти 6, так как оба ее входа разрешения активированы выходом элемента И 16 через элементы ИЛИ 13, 14, записывается в блок 25 логического расширителя по его входам/выходам данных 25,2, Задним фронтом импульса чтения 18,1 изменяется состояние счетчика 20 по его счетному входу, выходы счетчиков 20, 21 адресуют по шине адреса 4.1 (адреса О, 1, 2, АК, А, А на фиг,4) очередную константу (01020 з,0-2,0-1,0 на фиг.4), которая будет записана в блок 24 передним фронтом следующего импульса чтения 18,1. Вначале, когда происходит подключение выходов шинного формирователя 15, адресуется начальная ячейка памяти (О на фиг,3), константы из которой запишутся в блок 25 через некоторое время, необходимое для включения генератора 18 и формирования первого импульса чтения. При этом входы разрешения постоянной памяти 6 постоянно активированы выходом элемента И 16 через элементы ИЛИ 13, 14.При переполнении счетчика 20 его выход 20,2 активирует счетный вход счетчика 21, Таким образом, в блок 25 считываются три константы из последовательных ячеек памяти, Затем генератор 18 формирует импульс на выходе 18.2, по которому в блоке 25 производится вычисление по первым трем константам. Затем генератор 18 проверяет окончание массива констант, формируя импульс на выходе 18.3. Если массив не закончен, то формируются очередные три импульса чтения и т.д. Если массив закончен, то обнуляется триггер 23, как было описано ранее, снимается сигнал захвата со входа 1;9 микропроцессора 1 и сигнал чтения с постоянной памяти 6.Микропроцессор 1 возвращается к и рерванной циклом ожидания при захвате команде, формирует шины адреса 4.1, данных 3.1 и управления 3.2 и выполняет ввод из блока логического расширителя результата вычислений (фиг,1,4). При этом активируется выход 9.2 дешифратора 9 и вход 25,1 25 30 35 40 45 50 55 блока 25. Результат вычислений в режиме захвата с выходов/входов 25,2 блока 25 вводится в микропроцессор и в дальнейшем используется программно.При записи информации в блок 25 логи- . ческого расширителя (см, фиг,2,5) информация констант с его входов поступает на информационные входы регистра 27.1, Регистры 27,1, 27,2, 27.3 включены каскадно с общей синхронизацией, Поэтому перемещение информации констант ХО (основной), ХО (дополнительной), (выходов) (фиг.5), соответствующих константам О, Т, М, аналогично описанному для случая записи в счетчики 20, 21, 22 и триггер 19, т,е. за три импульса чтения по входу синхронизации 25,7, в регистрах 27,1 - 27.3 окажется информация соответствующих констант 2, ХО, ХО (фи г.2,5).На выходе группового демультиплексора 33 будет установлена информация логических условий, в зависимости от номера на разрядах 25,5.2 входов 25.5 это будут или внутренние логические условия, записанные в регистр 38 при настройке, или одна из групп логических нулей 46.1 - 46.1. Запись внутренних логических условий происходит в регистр 38 с выходов шинного формирователя 36, кода нэ входах/выходах данных 25.2 установлена необходимая информация и активированы входы 25.1, 25.3 блока 25, При этом происходит передача информации на выходы шинного формирователя 36 и запись ее в регистр 38 по стробу, формируемому элементом И 28.Вторая часть 25,5.2 входов 25.5 блока 25 представляет собой код текущего внутреннего состояния реализуемого автомата. Конкатенация анализируемых логических условий и текущего внутреннего состояния поступает на вторые входы элементов И группы 31.1 - 31.п на выходах которой формируется код, имеющий нули в разрядах несущественных для данного автомата переменных, и любая информация в других разрядах (происходит маскирование логических условий маской ХО, записанной в регистре 27,3 - эквивалентно команде АЙОМ), Этот код поступает на вторые входы элементов сложения по модулю два 32.1- 32 и (и - разрядность полного слова логических условий). На выходах элементов 32.1 - 32.п формируются единицы в позициях, соответствующих разрядом полного слова логических условий, в которых значение переменной не совпадает с заданным словом - маской Хй (эквивэлентна команде ХЙА), т.е, если на выходе элемента ИЛИ 34 логическая единица (фиг,5 для ХО1,Х 01, Е 1), это означает, что вычисляемая конъюнкция1 (произошло несовпадение хотя бы в одном из существенных разрядов логических условий и маски ХО, записанной в регистре 27.2), Поэтому поступающий импульс 25,8 не пройдет через элемент И 30 на вход синхронизации регистра результата 26,Если же на выходе элемента ИЛИ 34 к моменту поступления импульса 25,8 окажется логический "0" (конъюнкция равна 1), то по стробу на выходе элемента И 30 в регистре 26 из регистра 27,1 запишется соответствующее значение результата - булевых функций, в которые входит данная конъюнкция (Ъ на фиг.5). Если и другая )-я коньюнкция равна единице (ей соответствуют константы ХО 1, ХО 1, 21), то произойдет, очередная запись результата в регистр 26(Ъ на фиг,5). Так как регистр 26 - синхронный с Я-входами, то запись производится с накоплением - однажды установленный разряд не изменяет своего состояния до обнуления регистра 26 ДД на фиг.5), т.е. в регистре 26 формируется логическая сумма констант выходов-значение булевых функций, описывающих реализуемый конечный автомат.После завершения вычислений в режиме прямого доступа в память, как было описано, происходит ввод результата в микропроцессор 1.Активируется вход 25,3 и 25.1 блока 24. Шинный формирователь 36 подключается соответственно к выходам/входам 25,2 (шины данных) в режиме передачи информации с выходов регистра 26 на выходы/входы 25.2. Результат вычислений вводится в микропроцессор 1.По заднему фронту импульса на выходе элемента И 29 после операции ввода срабатывает одновибратор 37, который через элемент ИЛИ 35 обнуляет регистр результата 26, Блок логического расширителя готов к последующим вычислениям. Первоначальный сброс регистра 26 осуществляется по входу сброса 25,6 через элемент ИЛИ 35,Микропроцессор 1 (фиг,1) использует результат вычислений программно, При реализации комбинационного автомата значение булевых функций может непосредственно выводиться на технологическое оборудование по выходам 45.При реализации последовательного автомата программно выделяется код последующего состояния автомата, которое записывается в некоторую ячейку памяти, его хранящую, а затем выделяется собственно значение выходных сигналов и может также выводиться на технологическое оборудование.Если обрабатываются внутренние логические условия (в частности, зто может бытьинформация с информационных входов 44 системы, предварительно обработанные в микропроцессоре 1), то результат также используется программно - для реализации 5 других алгоритмов(в частности, также могут в дальнейшем формироваться и выводиться управляющие воздействия).Рассмотрим пример конкретного выполнения предлагаемой системы программ ного управления на основе микропроцессора 580.Пусть необходимо формировать автоматные отображения в соответствии с системой булевых функций, описывающих 15 последовательный автомат: У 1(1+1) = ХОЗХЗ УХ 1 Х 272(т), Уф+1), Хз ч ХоУ 1(1), Е 1 = ХоХзчХ 1 У 2(т)У Ф) Х 2 = У 2(т) 20 Получим соответствующие константы ХО, ХО, Е.Допустим, что эта таблица констант записана с начальным адресом 9932698. Исходное состояние У 2(т)У 1(т) равно 012 (9918) 25 Длина массива = 18 (10010 а = 9228). Номер . логических условий - 2 фЭ 28), так как мультиплексор 33 (фиг,2) передает информацию со входа, номер которого установлен на его адресных входах; при нулевой информации 30 информация передается с выходов регистра25. Поэтому конкатенация 25.5,1//25.5.2 (фиг 2) = 6666 фй =,6118. Таким образом, распределенйе информации в счетчиках 20 - 22, регистре 19 (фиг,1) после настройки бу дет соответственно: 2008; 0038; 0228; 0118, Допустим, что логические условия ХзХ 2 Х 1 Хо, поступающие со входов 46,2 (не указаны на фиг.2) = 10002 = 0108, Очевидно, что с учетом исходного состояния Уф)Уф) = 01 все фун кции после вычисления равны единице, Действительно, например, после обработки конъюнкции ХоХз 1),ХзХ 2 Х 1 ХО 6168 ХО 91186168ррр 8 коньюкция 5 ЬХз " 1Поэтому в регистр 26 (фиг,2) запишется 50 21= ф 5Аналогично Хз = 1, т.е. в регистре 26 будет 21 Уз = Ф 58 ч 9198 = ф 158.Аналогично У 2(1) - 1, т,е. в регистре 26будет 21 22 28 - 58 1689928 = 917, 55 т,е, все четыре функции - 1 ф 17 = Ф 1111= - Ф 99 УФ+1)У 1(0+1)Ж 1)Этот результат вводится в микропроцессор 1 (фиг.1). Он программно выделяет значение 2221 маской ф 38 и выводит на информационные выходы 45. Затем про 17 1681297граммно выделяется значение У 2(1+1)У(т+1) маской ф 14 и записывается в ячейку памяти состояний (например, с символическим именем РАМ), затем выполняется дальнейшая программа.При необходимости очередного цикла вычислений система работает аналогично: т.е. выводится информация в счетчики 20- 22 и регистр 19. Если необходимо обработать ту же систему функций, изменяется только информация в регистре 19 (в разрядах, касающихся нового внутреннего состояния). При необходимости вычисления другой системы функций (реализация другого конечного автомата) система работает аналогично.Программа вывода информации в счетчики 20, 21, 22, регистр 19 и вычислений имеет вид;ЗМАСН:1 Х 1 Н,ТА 01: подготовка к чтению первого слова настройкиОА ВАМ; считать код внутреннего состояния Уф)Уф)ОЯА М; получить конкатенацию номера логических условий и У 2(т)У 1(т)ООТ РОВТ 7; вывести в счетчик 20 ЮХ Н: подготовка к чтению второго слова настройкиМЧ А, М: считать второе слово настройкиООТ РОВТ 7: вывести второе слово настройки в счетчик 201 ЙХ Н: подготовка к чтению третьего слова настройкиООТ РОВТ 7: вывести второе слово на. стройки в счетчик 20ИХ Н: подготовка к чтению четвертого слова настройкиООТ РОВТ 7: вывод четвертого слова настройкиМЧТА 061: подготовка к выводу "1" в триггер 23ООТ РОЯТ 6; установить триггер 23 "Ожидание при захвате"Ч РОВТ 5; ввод результата из блока 24 МОЧ В,А; временно хранить результат в В АК 1 А, 663: выделить 222ООТ РОЙТ 4: вывод 222 на выходы 44 МОЧ А,В: результат в ААЮ А, 614; получить Уф+1)Уф+1) ЯАЙ; сдвиг вправоЙАЙ. сдвиг вправоЯТА РАМ: записать сдвинутое У 2(1+1)Уф+1) в ячейку РАМ,3 МР АОЙ: переход в основную программуДля вычисления другой системы функций используется аналогичная программа с другими значениями ТАВ (другие слова настройки), другим значением РАМ (номерячейки памяти), с другим значением порта вывода на выходы 44, с другими масками выделения 2 и У(т).Оценим технико-экономическую эффективность предлагаемой системы программного управления технологическим оборудованием.Ее можно оценить, во-первых, величиной относительного сокращения объема памяти, Технические средства прототипа ориентированы в основном на многоальтернативное ветвление с целью реализации комбинационного автомата. Для этого тре.лбуется П = 2 ячеек памяти, без учета дополнительного программного обрамления при допущении достаточности разрядности шины данных для представления выходных сигналов. В данной системе за счет дисциплины аппаратной реализации конечного автомата в данном случае требуется массив констант длиной 3 а, где а - количество конъюнкций в минимизированной системе булевых функций при условии, что не больше разрядности шины данных. Учитывая счетчики 20-22 как три ячейки памяти, а также группу регистров 27,1 - 27.3, объем па 5 10 15 20 25 мяти предлагаемой системы, реализующей относительное сокращение затрат памяти вэтом случае2 пП За+6Система эффективна при и) ито 92 (З 35 ха + 6), где ит - ближайшее большее целое число. Это особенно справедливо при больших п, так как в реальных системах управления технологическими процессами с большим числом параметров 2 ф больше числа конъюнкций й, т,е. 2 а . При и = 8,4020 сто 4.Если и больше разрядности шины данных, которую обозначим г, то в предлагаемом устройстве требуется примерноп3)-1"а ячеек (без учета регистров и счетчиков, разрядность группы регистров наистройки. увеличивается также в ) - ( раз), гдег) ( - округление до ближайшего большего целого числа,Таким образом, объем памяти данного устройства, требуемый для реализации автомата, не зависит попоказательной функции от величины и.В данной системе принципиально возможна реализация автомата по логическим условиям, разрядность которых равна раз 45 50 55 то же автоматное отображение, равен П- =3 а+ 6 (разрядность и не превышает раз рядность шины данных системы), Поэтому