Резервированное процессорное устройство

(51)5 6 06 Г 11 2 ГОСУДАРСТВЕННЫЙПО ИЗОБРЕТЕНИЯМ ИПРИ ГКНТ СССР ИТЕТ РЫТИЯ ЕТ И 11 АВТОР(54) РЕЗЕРВИРОВАННОЕ ПРОЦЕССОРНОЕ УСТРОЙСТВО(57) Изобретение относится к вычислительной технике и может быть использовано вавтоматизированных системах управлениятехнологическими процессами. Цель изобретения - повышение надежности устройств а.Устройство содержит блок 1 генераторов,предназначенный для синхронизации процессоров и вырабатывающий синхроимпульсы5 УМ, блок 2 процессоров, содержащий три процессора. работающие независимо, параллельно и синхронно, выполняющих одинаковые инструкции (команды), блок 3 сопряжения процессоров, предназначенный для мажоритирования управляющих сигналов и данных, а также для сопряжения трех процессоров с тремя независимыми наборами внешних устройств. Блок 4 управления задержками, предназначен для индивидуальных задержек синхроимпульсов каждому процессору в пределах допустимых взаимных рассогласований между процессорами и вырабатывает соответственно степени рассогласования три серии синхроимпульсов 5 УЛ 1, 5 УЛ 12, 5 УЛЗ. Блок 5 слежения за рассинхронизацией процессоров предназначен для оценки степени взаимной рассинхронизации процессоров и выработки соответствующего р кода рассинхронизации для блока 4. 3 з.п. ф-лы, 22 ил.гуоироФа лоложемм слроаа Я 1 Фиг. 721594545 ",ПР ЗЫ ЮРЮ Яв ецпоробка лиргЬгго рронюв сщс 5 аРаг. М1594545 Врменноо учасгаак аро ВЮВОДЕцяраРмаццо, где отсутстдуетиожоРотцра 8 онце сиспеме) Рмеинаи 0 ощэ Очны)аротиро 3 иние орректор 0одписное Редактор Н. ТупЗаказ 28301311 ИИПИ Государ1 и на ГКНТ СССР твснного ком нтста по изобретениям и открытиям г 035, Москва, Ж - 35, Раушская наб д. 4/5 .издательский комбинат Патент, г. Ужгород, ул. агарина, 101 онзводствснн Искажение инроряаццц пру ВУВОде одпниаи працессарВ Составитель И. АлексееТехред А. КравчукТираж 566 и/ ю) о Зчпсток 8 оаграииь,где будет оыраоопансигнал оиайга дляРсео союзам хотяП 9 унмп ишкороГйоя 5 синон лрисутст 5 уер 5 системеИзобретение относЕпся к вычислцтельцой технике и может быть исгеользовано в автомзтизи 1)овянпых системах уЕЕрзвления техно логическими процессораеЕИ (ЛСУ ТП), где ОееибОчность фуцкееионпрОВациЯ ЛСУ юо)кет иметь катастрофические последствия, например в ЛСУ атомной энергетики несвоевременный ввод управляющего воздействия может иметь катастрофические последствия.Цель изобретения - повышение наде)кности устройства.На фиг.приведена функциональная схема предлагаемого устройства; на фиг. 2 - функциональная схема блока генераторов;на фиг. 3 - функциона,пьная схема блокаконтроля синхросигпалов; ня фгы 4 - фуцкционяльцая схема блока процессоров; нз фиг, 5 - схема блока сопряжения процессоров; нз фиг, 6 - - фуцкциоцяльцая схемаблока управления задержками; на фиг, 7 - временная диаграмма работы блока управления задержками; на фиг, 8 - функциональная схема блока слежения зя рассицхронизацией; ца фиг. 9времецпая диаграмма работы блока слежения за рассинхроннзацией процессоров; на фиг. 10 - функциснзльная схема первого блоха сицхрониззЕеик; ня фиг. 11 - функциональная схема первого блока стробирования; ца фиг. 12 - временная диаграмма работы блока; нафнг. 13. - функциональная схема второгоблока сицхроцизации; на фиг. 14 - времен.ная диаграмма работы бпока; на фиг. 15 и 16 - фуцкциональные схемы первого и второго блоков контроля; на фиг. 17 - функциоцяльцая схема второго блока стробировация; на фиг. 18 - временная диаграммаработы блока; ца фиг. 9 - - фу)кНОРЯльная схема разводки канальных сигналов в блоке мажоритарных эеЕемецтов к.ча)ьсоритарцым элементам; ца фиг. 20 и 21 - временная диаграмма управления процессами Вывод и Ввод п блок сопряжения процессоров; на фиг. 22 - временная диаграмма, иллюстрирующа я преимущественно предлагаемогоо устройства. Устройство содержит (фиг. 1) блок 1 тенератора, предназначенный для синхронизации процессоров и вырабатывающий синхроимпульсы 51 Л., блок 2 процессоров, имеющий три процессора, работающие независимо, параллельно и синхронно, выполняющие одинаковые инструкции (команды), блок 3 сопряжеция процессоров, предназначенный для мажоритировзция упрзвляЕощих сигналов и данных, а также для сопряжения трех процессоров с тремя независимыми наборами внешних устройств, блок 4 управления задержками, предназначенный для индивидуальных задержек синхроимпульсов каждому процессору в некоторых пределах допустимых взаимных рассогласований меж 7 у процессорами и вырабатывающий соотЕетственно степени рассогласования три серии синхроимпульсов 5 УЛ)1, 5 УЛ 2, 5 УФЗ, блок 5 слежения за рассинхронизацией процессоров, предназначенный для оценки степени взаимной рассшЕхронизацци процессоров и выработки соответствующего кода рассинхроцизации для блока 4 управления.Блок 1 генераторов (фиг. 2) содержитгенераторы 69 синхросигналов, предназначенные для выработки синхросигналов 5 УУс определенной частотой Р, мультиплексор10, осуществляющий в соответствии с управляющим кодом подключение одного из гене.раторов на выход блока, и блок 1 контроляналичия синхросигналов, осуществляющийрегистрацию факта пропадания синхросиг 15 палов и вырабатьВзк)щи в соответстВРЕР сэтим код управления подключением одногоиз генераторов на выход блока 1.Блок 11, содер)кящий (фиг. 3) ин-тегратор 12, осуЕнествляющий усреднение сигналя с частотой Р по времени и выполненный, например, на ЯСцепочке или нз основе операционногоусилителя, компяратор 13, осуществляющийсравнение двух напряженийопорного ивыработанного ицтегоатором и вырабатывающий отрицательцый перепад напряженияпри умецьшении напряжения с элемента И 12цинке У опорного, счетчик 4, осуществляю-,щий подсчет пропаданий синхроимпупьсов йвырабатывающий соответственно код подклкР,ценил одного из генераторов на выходзО блока 1 генераторов,Блок 2 процессоров имеет (фиг. 4) процессоры с первого 15 по третий 17, выполнен,например, в виде трех плат М 2 (микроЗВМЗлектроникз - 60 М 15 ВМ-02) и осуществляет обработку дискретной информа 35 цци (выполнение инструкций) синхронно,параллельно и независимо каждым из процессоров,Блок 3 сопряжения процессоров (фиг. 5)содержит с первого 18 по шестой 23 шинныеформ ирои ател и, осуществляющие преобразование двунаправленных линиц в однонаправленные и наоборот, первый 24 и второй 25узлы мажоритарных лемеРЕтоь, осуществляющие выработку сигналов по принципу2 из 3, первый 26 и второй 27 узлыконтроля, осуществляющие соответственносравнение информации, поступающей от трехпроцессоров или От трех внешних устройств,например от трех ОЗУ, и вырабатывающиесигналы управления по результатам сравнения, первый 28 и второй 29 узлы синхро 50 низации, осуществляющие соответственцомажоритирование и выработку управляющихсигналов от героцессоров к внешним устройствам и в обратном направлении, первый 30 и второй 31 узлы стробирования,осуществляющие стробирование работы ссютветствующих блоков контроля н регулировкудлителыости и положения строба.Блок 4 управления задержками (фиг. 6)содержит с первого 32 по третий 34 пре 15945455 10 образователи код - частота, осуществляющие выработку сигналов в соответствии с поступившими кодами, с первого 35 по третий 37 В-триггеры, осуществляющие задержку передних фронтов синхросигнала и вырабатывающие соответственно три серии синхроимпульсов ЗУМ 1, ЗУМ 2, 5 УФЗ,Блок 5 слежения за рассинхронизацией процессоров (БСР) (фиг. 8) содержит с первого 38 по третий 40 узлы слежения за рассинхронизацией, каждый из которых определяет степень рассинхронизации своего процессора по отношению к среднему по быстродействию процессору и содержит регистр 41 начальной установки кода, одинакового для всех преобразователей код - частота, обеспечивающих одинаковое смещение синхросигналов ЯУМ 15 УУЗ по отношению к исходному синхроснгналу 5 УЛ (средняя величина задержки микропроцессора), и генератор 42 импульсов, вырабатывающий сигналы заполнения реверсивных счетчиков в узлах 38 - 40. Кроме того, каждый узел слежения, содержит первый 43 и второй 44 элементы И, осуществляющие в зависимости от моментов прихода синхронизирующих сигналов от одного из процессоров, в данном случае К СИА 3, и выработанного общего синхронизирующего сигнала К СИА Н установку или первого триггера, или второго триггера, третий 45 и четвертый 46 элементы И осуществляющие формирование сигнала сброса одного из установленных триггеров 47 или 48, формирующих соответственно временной интервал, характеризующий степень или опережения управляющих сигналов (К СИА 3 Н), в данном случае третьего процессора, от выработанного среднего значения управляющих сигналов (К СИА Н), или его отставание от выработанного среднего значения управляющих сигналов и управляющие соответственно поступлением счетных импульсов или на вход- 1, или на вход +1 СТ 2, элемент ИЛИ 49, элемент 50 задержки, заглубляющий работу узла слежения (выполняет демпфирующую роль) и предотвращающий автоколебательные процессы, пятый элемент И 51, шестой элемент И 52, демультиплексор 53, выполненный, например, на элементах И, ИЛИ и осуществляющий подключение счетных импульсов или на вход- 1 или на вход +1 счетчика СТ 2 54.Временные диаграммы блока 5 (фиг, 9) обозначены позициями 43 - 54.Первый блок 28 синхронизации (фиг. 10) содержит монтажную плату 55 развязки сигналов МРС, группу мажоритарных элементов М 56, формирователь 57 сигналов, первый элемент И-НЕ 58, первый 59 и второй 60 элементы ИЛИ - НЕ, второй элемент И - НЕ 61.Первый блок 30 стробирования (фип. 11) содержит формирователь 62, формирующий сигнал сброса по заднему фронту сигнала,15 20 25 30 35 40 45 50 55 триггер 63, формирующий сигнал стробирования при передаче информации; элемент И 64, формирующий сигнал стробирования по сигналу К СИА Н при отсутствии сигнала К ВЫВОД Н, элемент ИЛИ 65, осуществляющий сборку сигналов стробирования, формирователь 66, формирующий сигнал стробирования по переднему фронту сигнала, элемент 67 задержки, регулирующий положение сброса. Второй блок 29 синхронизации (фиг. 13) содержит первый элемент ИЛИ 68, осуществляющий сборку синхроимпульсов от внешних устройств и местного формиров ания, второй элемент ИЛИ 69, осуществляющий сборку сигналов прерывания от внешних устройств и местного формирования, третий элемент ИЛИ 70, осуществляющий сборку сигналов останова от внешних устройств и местного формирования, четвертый элемент ИЛИ 71, передающий сигнал от внешних устройств, первый формирователь 72, формирующий местный сигнал синхронизации К СИП Н, второй формирователь 73, формирующий местный сигнал прерывания, например К ПРТ Н, элемент И 74, передающий сигнал синхронизации от внешних устройств К СИП Н при отсутствии сигнала Сбой на другом входе элемента, двоичный счетчик 75, осуществляющий подсчет числа сбоев и прн его переполнении - формирование сигнала останова (ОСТН), элемент 76 задержки, осуществляющий формирование местного сигнала ОСТН, второй элемент ИЛИ 7, осуществляющий сборку сигналов для сброса счетчика 75, элемент ИЛИ - НЕ 78, инвертирующий сигнал Сбой мажоритарные элементы с первого 79 по четвертый 82, осуществ.пяющие мажоритирование управляющих сигналов от внешних устройств.Первый блок контроля (фнг. 15) блока 3 состоит из группы дешифраторов 83 и 84, на входы которых заведены одноименные информационные разряды, элементов ИЛИ 85 - 87 производящих сборку соответствующих управляющих сигналов в три группы, мажоритарного элемента 88, осуществл яющего формирование управляющего сигнала при искаЖении информации в двух и более процессорах, элемента И 89, осуществляющего выдачу управляющего сигнала прн налични разрешающего сигнала по входу Е.Второй (фиг, 16) блок контроля блока 3 аналогичен первому блоку контроля и содержит группу дешифраторов 90 - 91, элементы ИЛИ 92 - 94, группу 95 мажоритарных элементов, элемент И 96.Второй блок стробирования (фиг. 17) содержит первый элемент И 97, осуществляющий передачу сигнала К ВВОД Н для формирования строба при наличии сигнала К СИП Н и отсутствии сигнала К ППР Н, второй элемент И 98, формирующий сигнал5 10 55 20 25 о 35 46 45) 50 55 Гтроба при отсутствии сигнала К ППР Н, элемент ИЛИ 99, осушествляющий сборку с: Гналов для формипования стрОба, элемсн, 00 зодер)кки, ОсуществлнОгцнй реГул ировк нроменного положения стооба, триггер Т 105, о;. ш сстзляю 1 цкй выбор одного из двух сигнало;. г завксимостн ст наличия или от- Гтс; . НЯ си) нала К П ПР Н, формировательг)2, формкрующий строб по переднему фронту .:гнала элемента 100 задержки и осу:,сстг .яющий окончание формирован)5 я строба по заднему фронту ск)нала К ВВОД Н.озицией 103 обозначе; ключ (фиг. 19).Ъ стройство работает следу)ощим образом, В исходнсм состоянии все элей)ен ы, трсбувшие установки в исходное состояние тр и Ггер ы, счетчики, регистры), находятся в :,остоянни хранения, в зависимости от неободимости, или в состоянии О, или т. е. нл;". сброшены, или установлены. В блоке 5 Генератор 42 Генерирует импульсы наполненч, о с помощью регистра 41 в узлы слежении 38 - 40 за рассинхронизацией занесен о,1 инаовь)Й код, сбеспечивающий одинакоаь)й код рассогласования (Код 1 КодЗ), что обсспечнвает одинаковук) задержку скнхрон:,)пульсов 5 УМ, . УЧЗ но отношению к исходному 5 УЮ, что обеспечивает выполнение Одинаковых инстоукций (командсоответственно тремя процессорами )5 - ;7 с учетом н:;дионд) альных задержек процессов ., 2, 3.В блохе 3 шинные формирователи8- - 20 Находятся в состоянии)год (напавление н"сдачи сигналов берется по Отношению к н )дам - вь)ходам ши)ных фор;кровате" лей), что обеспечиваетсв подачей нг их перв ь 1 е;ходь) (в )бор кристалла микро хемы :3) по:тоянного сигнала низкого у)Овняа на вторые входы - сигнала высокого , н)вня )", -1 а разрешаюгцие входы Р Обоих олоков 26 и 27 контролЯ подается запре,ающий потенциал с соогветствуюгцих блоков 30 и 3.Н управляощие вхсды шнннык фо;миролатслей 2123 с узла 8 синхвонкзации и,: а 5 отся запещ 5 ошиеигча) ь ав ".)ощие их в сОстоянииЗакрьГО.Все Генераторь: 6 -- 9 в блоке енератороэ в)лючены и Генерирую" синхроимп , льсь ",; в :тчик 14 блока 1 хонтроля синхросиг;.Лов находит я в состо 5-;нии О. Соответствуощий код с выхода счетчика 4 Обеспечнвасг передачу синхроимпульсов от гене ратора )1 6 на выход ь:ультинлексора 10 и ),з;)ее на выход блока 1 -- 5 У,).выхода блока 1 генераторов, синхро -поступают на олок управлсния зн,сь,.хками и далее на установочны: вхо),ь) ." .триггеров 35 - 37, на синхровходы С ко орых с преобразователей 32 - 34 частота - код подаются соотвстствующие с".нхрсш,;пульсь г РЗ с одшгаковой частотой, что обуславливает в начальный период синхронность тактовых процессорных синхрои.;г пул ь"ч "/ 115,3 Процессоры 15 - 17, например, активизированы и начинают выполнять одинаковые инструкции (команды). Каждая команда, как правило, начинается с операции по выборке команды, т. е. обращением посредством общей шины к запоминающему устройству. Процессоры помещают адрес команды на свои общие шины и извлекают из памяти код команды, используя для этого цикл Ввод. В зависимости от типа выполняемой команды процессоры могут иметь до четырех обращений по своим ОШ 1" ОШЗ В силу этого при выполнении каждой командь. происходит соответственно до четырех циклов синхронизации работы процессоров 15 - 17, Адреса команд по линиям У подаются на узлы 24 и 26. Сопровождающие адрес управляющие сигналы по линиям Р поступают на узел 28, где по принципу 2 из 3 общий управляющий сигнал К СИА Н указывает, что адрес помещен как минимум на двух из трех ОШ, При наличии сигнала К СИА Н с группы Р выходов узла 28 узел 30 формирует соответствующий стробирующий сигнал, который разрешает работу узла 26.Вывод и ввод информации в процессоры всегда сопровождаются синхроимпульсом активного усройства К СИА Н, Каждый из этих сигналов с соответствующих процессоров (К СИА 1 Н, К СИА 2 Н, К СИА ЗН) ОШ 1, ОШ 2, ОШЗ, кроме блока 3, поступают соответственно на блок 5, куда поступает общий сигнал (занимающий среднее временное положение в начальный момент) К СИА Н, В случае, когда, например, в начальный период сигнал К СИА ЗН опережает общий сигнал К СИА Н, то по переднему фронту сигнала К СИА ЗН устанавливается триггер Т 47, что приводит к установлению на входах 71, Ч 2 демультиплексора 53 кода, обеспечивающего подачу счетных импульсов с генератора 42 на вход - 1 счетчика 54. При поступлении обшего импульса К СИА Н триггер Т 47 сбрасывается. На входах Ъ 1, 72 демультиплексора 53 формируется код, закрывающий демультиплексор 53 для счетных импульсов генератора 42.Таким образом, на выходах счетчика присутствует код рассогласования, характеризующий в цифровой форме величину опережения сигналом К СЙА ЗН сигнал К СИА Н, Коды рассогласования поступают на блок 4 управления задержки, где с помощью преобразователей кодчастота вырабатываются синхросигналы, обеспечивающие нпи задержку исходного сигнала 5 УМ, или оставляющие его временное положение без изменений (фиг. 7.) Этим обеспечивается индивидуальная задержка процессорных синхросигналов, что обеспечивает одновременность появления информационных и управляющих сигналов на выходах процессоров.В известном устройстве в случае взаимного рассогласования выходных сигналов трех процессоров, превышающих некоторую величину, когда один из пооцессоров отстает или опережает остальные два, и при случайном искажении информации в одном из оставшихся двух процессоров принцип голосования 2 из 3 нарушается при этом по сформированным сигналам ошибки затрачивается время на восстановление синхронизации. На вес ь период в осстановлен ия синхронизации принцип голосования 2 из 3 нарушается. В случае более значительной рассинхронизации, когда один из процессоров опережает илн отстает от остальных на несколько тактов, принцип голосования 2 из 3 тем более не выполняется.Предлагаемое устройство поддерживает точную синхронизацию сигналов на выходных контактах, например, микропроцессора, и в случае искажения инфорацин в одном из них принцип голосования 2 из 3 сохраняется. Кроме того, не затрачивается время на восстановление синхронизации.формула изобретения1. Резервированное процессорное устройство, содержащее блок генераторов, блок25 30 3540 45 50 4. Устройство по п. 3, отличающееся тем, что узел слежения за рассинхронизацией содержит с первого по шестой элементы И, первый и второй триггеры, элемент ИЛИ, элемент задержки, демультиплексор и счетчик, входы данных которого являются входами данных узла, вход установки через ключ соединен с шиной нулевого потенциала, выходы являются кодовыми выходами узла,5101520 процессоров, информационные входы и выходы которого через блок сопряжения процессоров подсоединены к информационным входам-выходам устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены блок управления задержками и блок слежения за рассинхронизацией процессоров, вход усредценного сигнала управления обменом которого соединен с соответствующим выходом блока сопряжения процессоров, входы канальных сигналов управления обменом подключены к ссютветствующим линиям входов-выходов блока процессоров, а выходы кодов управления задержкой частоты подключены к соответствующим входам управления с задержкой частоты блока управления задержками. сннхоовходом подключенного к выходу блока генераторов, а синхровыходами - к соответствующим синхровходам блока процессоров.2. Устройство по и. 1, отлчаю.ие ся тсм, что блок управления задержками содержит с первого по третий преобразователи код -- чаетота и с первого по третий триггеры, выходы которых являк;тся синхровыходмн блока управления задегжками, входы преобразо. вателей код - частота являются соответствующими входами управления задержкой частоты блока управления задержками, а выходь; соединены с синхровходами триггерое с первого по третий, входы данных которых являютсч синхровходом блока управления задержками. 3. Устройство по п. 1, отличаюижеся тем, что блок слежения за рассин.,рониза: исй процессоров содержит с первого по третий узлы слежения за рассинхронизацией, регистр и генератор импульсов, выходом подключенный к синхровходам узлов слежения за рассннхронизацией с первого по третий, выходы регистра подключены к соответствующим входам данных узлов слежения ла рассинхронизацией, кодовые выходы котс- рых являются выходами кодов управления задержкой частоты блока слежения за рассинхронизацией процессоров, входы усред ненных сигналов управления обменом являются одноименным входом блока слежения за рассинхронизацией процессоров, входы канальных сигналов управления обменом которого соединены с одноименными входами узлов слежения за рассинхронизацией соответственно.первые входы первого и четвертого элементов И являются канальным входом управления обменом узла, первые входы первого и третьего элементов И являются входом усредненного сигнала управления обменом узла, выходы третьего и четвертого элементов И подключены к входам сброса первого и второго триггеров соответствено, выходы первого и второго элементов И соответственно соединены с входами установки первого и второго триггеров, прямой выход первого триггера подключен к первому входу первого элемента ИЛИ, второму входу второго элемента И и к первому входу данных демультиплексора, прямой выход второго триггера соединен с вторыми входами четвертого элемента и элемента ИЛИ и с вторым входом данных демультиплексора, входом управления соединенного с выходом шестого элемента И, а выходами - с входами суммирования и вычитания счетчика соответственно, инвертирующие выходы первого и второго триггеров подключены к вторым и третьим входам первого и второго 10элементов И соответственно, выход элемента ИЛИ соединен с первым, а через элемент задержки - с вторым входами пятого элемента И, выходом подключенного к первому входу шестого элемента И, второй вход которого является синхровходом узла.