Устройство для многоуровневой коммутации процессоров и блоков памяти

СООЗ СОВЕТСКИХСООИАЛИСТИЧЕСНИХРЕСПУБЛИК 9) (1) 74 А НИЯ ЕЛЬСТ РСКОМУ К(5 инаМ,И.Као ССС 1979. СССР СССР ции. 4 ил ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТНРЫТИЙ АНИЕ ИЗОБ(71) Ленинградский орденаполитехнический институт имлинина, С 06 Р 15/16, 1979,Авторское свидетельствоЯ 1012232, кл. С 06 Р 3/04С 06 Р 15/16, 1978,1) 4 С 06 Р 3/04, 15/16 УСТРОЙСТВО ДЛЯ МНОГОУРОВНЕВОЙТАЦИИ ПРОЦЕССОРОВ И БЛОКОВ ПАМЯТИ .(57) Изобретение относится к областивычислительной техники и предназначено для объединения процессоров иблоков памяти в системы высокой производигельности. Цель изобретения -повышение быстродействия, Устройствосодержит узлы приоритета, матричныекоммутаторы, модули коммутации данныхмодули коммутации запросов. Повышение быстродействия достигается засчет совместной работы процессоров наполе общей памяти посредством устройства для многоуровневой коммута 213474Изобретение относится к вычис -лителной технике и предназначенодля объединения процессоров и блоковпамяти в системы высокой производительности.5Цель изобретения - повьппение быстродействия.На фиг, 1 представлена схемамногопроцессорной системы с многоуров10невои коммутацией, которая содержитпроцессоры блоки 2 22 ьобщей памяти, устройство 3 для многоуровневой коммутации процессоров иблоков памяти запросные шины4-4 н процессоров, адресные шины 5155 и процессоров, линии 6-6 в данныхзапросные шины 7,-7,коммутаторов,информационные шины 8 -8 м.На фиг. 2 представлена схемаустройства 3, которая содержит узлы9 приоритета, матричные коммутаторы10, модули 11 -11" коммутации данныхмодули 12-12 коммутации запросов,управляющие выходы модулей 13 -1 Зкб25. коммутации з апросов.На фиг. 3 представлена схема модуля коммутации данных 111= 1-1,которая содержит группы матричныхкоммутаторов 10,На фиг. 4 представлена схема уз=ла приоритета, которая содержитэлементы И 14 1,14, элементыНЕ 1515, матричный коммутатор 10, адресные входы 16, запросныевходы 17, адресные выходы 18, управ - 35ляющие выходы 19,Устройство работает следующим образом,Процессоры 1, 1 1 являютсяпроцессорами многопроцессорной вычис- флительной системы и каждый из них может быть выполнен при существующейтехнологии изготовления больших интегральных схем за один технологический цикл в виде отдельного стандартного интегрального элемента или изнабора стандартных функциональныхинтегральных элементов.Совместная работа процессоров 1осуществляется на поле общей памяти 50размещенной в блоках 2 памяти. Приэтом процессоры осуществляют связьс блоками памяти для считывания и записичобрабатываемой ими совместно информации посредством устройства 3, Процессор может обращаться в ячейку общей памяти как за очередным кодомкоманды,так и за операндами данными),Для установления связи с блоком2 памяти процессор выставляет на шинах 5;К -разрядный адрес 1,номер)блока памяти, а также пересылаемыеданные на линиях 6, куда входят линии разрядов адреса ячейки блокапамяти и разрядов передаваемых и получаемых данных. Процесс установлениясвязи в устройство 3 начинается сподачи на шину 4; сигнала запроса отпроцессора 1 и проходит поэтапно,В результате в устройстве 3 устаиав -ливается связь процессора 1; с шинами 71и 8 в блок 2 памяти. Шина 8 блока2 памяти включает линии разрядовадреса ячейки памяти в блоке, разрядов передаваемых и получаемых данныхи признак считывания или записи, Срабатывание блока 2 памяти осуществляется при получении сигнала запросана его входе 7;, а сам процесс установления и удержания связи в устройстве 3 осуществляется при наличии сигнала запроса на выходе 4 1 процессора1, Снятие сигнала на выходе 4 у приводит к освобождению связи процессор1 - блок 2 памяти. Устройство 3 содержит К групп модулей коммутациизапросов 12 пцо( =1-К), где КЯ ода,.1. = шаЕс И, Н и 1 групп модулейкоммутации данных 11, Модули коммутации запросов предназначены для пере.дачи управляющих сигналов на каждомуровне коммутации в модули коммутации данных 1 Ь (Ь 1-1), Одновременно модули коммутации запросовосуществляют передачу управляющей информации - адресов блока памяти - вследующие уровни коммутации,Модули коммутации данных 11 Ь являются идентичными многоуровневымисхемами, где одновременно во всехмодулях коммутации данных на каждомиз уровней выбирается одинаковое(одно из двух направление построенияпути, определяемое значением соответствующего двоичного разряда адреса(номера) блока памяти,Для коммутации К разрядов адресов всех Н входов устройства 3 ис ффпользуются К групп модулей коммутации данных 12 , 1212 К. Причемчисло уровней коммутации в модулях12 коммутации запросов увеличиваетсяс номером от-го до К уровней,так какиспользованные для управления коммутацией разряды не передаются в последующие уровни коммутации.Погуще прохождения запросного сигнала от процессора 1; на вход 4;устройства 3 он поступит на п-й,и = 1, 2, управляющии вход 2; 3-.гочузла группы первого модуля 12 коммутации запросов,-На и-й вход (2; 7-го узла 9 этогомодуля поступит первый разряд адреса выбираемого блока 2памяти, ко -торый определяет направление подключения и-го входа в (Г,)-х узлах 9модулей коммутации запросов 1212 к и ( 2; )-.х матричных коммутаторовмодулей коммутации данных 11,111.Узел 9 обеспечивает выбор для подключения к одному из двух выходовтолько одного из двух входов, еслина оба его запросные входа поступилисигналы запроса, Одновременно узел 9выдает на выходы 191, 19, 19 зф 19 цкомбинации сигналовкоторые обеспечивают такое же направление установления связи в первом уровне коммутации всех модулей как для остальныхразрядов адреса блока памяти, так идля передаваемых данных, Кроме того,узел 9 выдает на выбранный (один издвух) запросный выход сигнал запроса, поступающий на запросный входузла 9 следующего модуля коммутациизапросов.. Если на каком-либо уровне коммутации выбираемое направление для установления связи уже занято, тоузел 9 при получении двух запросныхсигналов и двух одинаковых разрядовадреса выставит на своих управляющих выходах комбинацию сигналов, которая обеспечит во всех одноименныхматричных коммутаторах подключениек выходу только одного входа, а именно сигнал запроса которого пришелранее, а при одновременном их появлении выбор произойдет случайно (нрезультате гонок в цепи двух элементов НЕ). Установленные в устройстве3 пути передачи информации удерживаются при наличии на соответствующемвходе единичного сигнала запроса,после снятия которого элементы устройства 3 освобождаются для постро=ения очередного пути для связи про -цессора с блоком памяти,Матричные коммутаторы -го уровня (группы) коммутации модулей коммутации запросов и модулей коммутацииданных связаны своими выходами с вхо"дами матричных коммутаторов (К )-гоуровня (группы) коммутации того же модуля по прпщипу двоичного дерева, При этом обеспечивается полнодоступная связь на первом уровне коммутации между парой входов (четным и нечетнымвходами) и парой выходов каждого матричного коммутатора первого уровня.На втором уровне между четверкой10 входов и четверкой выходов двух мат -ричных коммутаторов первого и второго уровня коммутации. Вообще на 1-муровне коммутации обеспечивается полнодоступная коммутация между 2 вхо 15 дами и 2 выходами 2 матричных коммутаторов. Для точного задания кон -структивных связей в устройстве 3необходимо связать номера элементарных матричных коммутаторов, уровней,20 в которых они находятся и номера ихвыходов с номерами матричных коммутаторов и номерами их входов в соседних уровнях. Приведенные ниже .формулы выведены эмпирически, описывают25 эти статические конструктивные связии легко проверяются непосредственными расчетами,Таким образом, и-й выход (и- 1, 2) я-го матричного коммутатора30 д-й группы, составляющей Й-й уровенькоммутации, соединен с щ-м входом.,( ф - ,-) щой означает число в скобках, взятае по модулю 2, х 3 - ближайшее большее целое к х,Д принимает значения из диапазона(1- К), где К - число уровней коммутации, равное числу двоичных разрядов,необходимых для кодирования пути вмногоуровневом коммутаторе, 1 = 1 ор Ь,Ь = ща 1 сс М, Н).Аналогичное выражение связываетномера выходов и входов матричныхкоммутаторов модулей коммутации запросов, а также выходы матричныхкоммутаторов модулей коммутации запросов в (х)-м уровне и входов узлов 9тех же модулей и запросные выходы узлов и запросные входы узлов 9 следующего модуля коммутации запросов.Узел 9 при поступлении на его входы 16, 16 значений разрядов адреса, 5определяющих направление установлениясвязи, передает их на выходы элементов И 14 1, 14, 14 з, 14 только припоступлении сигналов запроса на запросные входы 17, 17. Сигналы запроса поступают также на входы матричного коммутатора 10, входящего всостав узла 9.Если сигналы разрядов адресоводинаковы, т.е. выбирается, одно направление для установления связи вузле 9, то один из них будет заблокирован в цепи элементов И 14 з,НЕ 15 З , И 14 б,8, НЕ 15 в, Таким образом разрешается конфликтная ситуация при запросе одного направлениясвязи двумя источниками,Матричный коммутатор 10 являетсятиповой схемой, содержащей в каждомузле коммутации элемент И, Первыевходы элементов И 14, 1411 объединеныи являются первым входом коммутатора,также объединены первые входы элементов И 14 р, 14, которые являютсявторым входом матричного коммутатора. 1 ОВторые входы элементов И матричногокоммутатора являются его управляющимивходами, Выходы элементов И 144, 14 Ообъединены по схеме приводного ИЛИтак же, как и выходы элементов И 3514Формула изобретенияУстройство для многоуровневой 40 коммутации процессоров и блоков памяти, содержащее К групп модулей комм "тации запросов и 1 групп модулей коммутации данных, 1 - число коммутируемых разрядов, К = 1" 1 оя 1,1, 45 где Ь= ша 1 сс Ю, М , о т л и ч а ющ е е с я тем, что, с целью увеличения быстродействия д-й модуль ком" 1мутации вапросов (х = 1-К) содержит (1-1) групп матричных коммутаторов и группу узлов приоритета, 1-й модуль коммутации данных (1 = 1-Т) содержит К групп матричных коммутаторов, п-й выход (и = 1-2) р-го матричного коммутатора р =1 в " 1 д-й группы (й щ 1-(-2) 1.-го модуля коммутации запросов подключен к ш-у информационному входу Я-го матричного коммутатора (0+1)-й группы 1-го модуля коммутации запросов, и-й выход я"го мат - ричного коммутатора (2 х 2) 1-й группы (Ь = 1-1) 1-го модуля коммутации данных подключен к ш-у информационному входу Г-го матричного коммутатора (В+1)-й группы 1-го модуля коммутации данных, гдет: з,Я. 1) 9 3 дБ:по 3 н-. - ,Ц-г (.) )++эпос (н+, ф 1) 1ю 1и-й информационный выход р-го узла приоритета группы 1.-го модуля коммутации запросов подключен к ш-му информационному входу Б"го узла прьгоритета групп (1+2)-го модуля коммутации запросов, первый, второй, третий и четвертый выходы выбора направления я-го узла приоритета группы х-го модуля коммутации за- просов подключены соответственно к первым, вторым, третьим и четвертым .управляющим входам я-х матричныхкоммутаторов -й группы всех 1 групп модулей коммутации данных и г-го модуля коммутации запросов (г(1+1)-К), ш-й информационный входц-го матричного коммутатора первой группы 1-го модуля коммутации данных подключен и (2 д+ш)-му информационному входу устройства, и-й выхоц -го матричного коммутатора К-й группы 1-го модуля коммутации данных подключен к (2 я+п)-му информационному выходу устройства, и-й информационный выход я-го узла приоритета группы К-гомодуля коммутации запросов подключен к (2 я+и)-му выходу адреса памяти устройства, ш-й вход запроса я-го узла приоритета первого модуля коммутации запросов подключен к (2 я+ш)-му .входу запроса процессора устройства, ш-й управ - ляюший вход я-го матричного коммутатора 1-го модуля коммутации запросов подключен к входу 1-го раз -ряда (2 р+тп)-го входа адреса обращения устройства, ш информационныйвход я-го управляющего коммутаторапервого модуля коммутации запросовподключен к (2+и)-му адресномувходу устройства, причем узел приоритета содержит восемь элементов И,шесть элементов НЕ, матричный коммутатор, причем первый и второй выходыматричного коммутатора являются соот -ветственно первым и вторым информационными выходами узла приоритета,первый и второй входы матричногокоммутатора являются соответственнопервыми вторым информационным входамиузла приоритета, первый управляющийвход узла приоритета входом подключенк первому. входу первого элемента И ичерез первый элемент НЕ - к первомувходу второго элемента И, второйуправляющий вход узла приоритета подключен к первому входу третьего эле -мента И и через второй элемент НЕ - к первому входу четвертого элемента И,вторые входы первого и второго элементов И подключены к первому информационному входу узла приоритета,выходы первого, второго, третьего ичетвертого элементов И подключенысоответственно к первым входам пято, го, шестого, седьмого и восьмого 1 Оэлементов И, выходы пятого, шестого,седьмого и восьмого элементов И подключены соответственно через третий,четвертью, пятый и шестой элементыНЕ к вторым входам седьмого, восьмогопятого и шестого элементов И соответственно, выходы пятого, шестого,седьмого и восьмого элементов И под -ключены соответственно.к первому,второму, третьему и четвертому управляющим входам матричного коммутатораи являются соответственно первым,вторым, третьим и четвертым выходамивыбора направления узла приоритета.25