Устройство для операций над матрицами

(51)5 Г 06 Р 15/34 ЛЬСТВУ ожност я умножеелителя матрицы,. ИЯ вы - разриц, ком- Ярегинована либо расю метое обралинейльную и (в ре 54) УСТРОЙСТВИЦАМИ57) Изобретенике и Вычислиыть использовиализированныхей. Целью из особе едует е относитсяельной техни циють ке и мож ении спе но при пос и вычис лы, б ил числитеяется расматричныхбретения яв л ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИЯПРИ ГКНТ СССР ВТОРСНОМУ СВИ(7) Киевский политехнический институт им. 50-летия Великой Октябрьской социалистической революции (72) Ю.С. Каневский, М.К. Клименко, С,Э, Котов, Л.М, Логинова и Н.Е. Куц (53) 681.32(088,8)(56) Авторское свидетельство СССР1401478, 1986.Авторское свидетельство СССР1443003, кл. С 06 Е 15/347. 1987, ( О ДЛЯ ОПЕРАЦИЙ,НАЦ МАТИзобретение относится к автоматике и вычислительной технике и можетбыть использовано при построении специализированных устройств, предназначенных для решения систем линейныхуравнений.Цель изобретения - расширениефункциональных возможностей путем вы"полнения операций умножения матриц,вычисления определителя и элементовприсоединенной матрицы,На фиг. 1 представлена структурная схема предлагаемого устройствадля операций над матрицами; нафиг.2 - схема (1,)-го вычислитель,80157520 2ширение функциональных возмустройства за счет вылолнениния матриц, вычисления опреи элементов присоединеннойУстройство содержит матрицучислительжах модулей, где 11мерность обрабатываемых матмутатор, блок управления истров. Работа устройства осна преобразовании исходнойширенной матрицы в единичнудом Гаусса-Жордана (в режимщения матриц и решения систных уравнений) или в треугоалгоритму исключения Гауссаме ц-разложения матриц). Кностям работы устройства слнести систолическую организцесса вычислений и возможнотого наращивания размерностлительной среды. 3 з,п, Фного модуля; на фиг. 3 - схема (1,К)-го вычислительного модуля; нафиг. 4 - схема (,М)-го вычислительного модуля (=2,И; К=1 Х; 1=1,Я;И - размерность обрабатываемых матриц); на фиг.5 - блок управления,один из вариантов построения; нафиг,б - диаграммы состояний выходовблока управления в режимах решениясистем линейных уравнений и обращения матриц (а), вычисления элементовприсоединенной матрицы (б), перемножения матриц (в), Ю-разложения матриц (г), вычисления определителя иэлементов присоединенной матрицы (д)..19 157ционный выход 211,2 вычислительногомодуля 1.1,2. На выходе умножителя49,2.2 получаем произведение а Ькоторое поступает на второй входсумматора-вычитателя 51,2,2, на первый вход которого через регистр47.2. 2 поступает произведение аг Ьг,На выходе сумматора-вычитателя 51.2.2получаем выражение а Ъ 1 г+аггЬгг которое поступает на третий информационный выход 53,2,2 вычислительногомодуля 1.22. На выходе умножителя49,3,2 получаем произведение а ЬМ,которое поступает на.второй вход сум;матора-вычитателя 51.3.2, на первыйвход которого через регистр 47.3.2поступает выражение аг,Ъ 1 +аггЬ 1.На выходе сумматора-вычитателя 51.3.2получаем выражение аг Ъ, +а ггЬг++аг Ь 1=С , которое поступает натретий информационный выход 53.3.2вычислительного модуля 1,3.2 На выходе умножителя 19,1.3 получаем про"иэведение а, Ьг, которое поступаетна третий информационный выход21.1,3 вычислительного модуля 1.1.3.На выходе умножителя 773 получаемпроизведение а Ь , которое поступает на первый вход сумматора-вьиитателя 79,2.3, на второй вход которого через регистр 75.2.3 и коммута,тор 78.2.3 поступает произведениеа.Ъц . На выходе сумматора-вычитателя 79;2.3 получаем выражениеа,Ь +а Ьг которое поступает натретий информационный выход 85.2.3вычислительного модуля 1.2.3,В восьмом такте элемент Ъ поступает в регистр 44.3.1. На выходе умножителя 49.3.1 получаем произведение а,Ь , которое поступает на второй вход сумматора-вычитателя 51.3.1,на первый вход которого поступает выражение а 11 Ъ+агЬг. На выходе сумматора-вычитателя 51.3,1 получаемаи Ье+ад Ь+а,Ь, =С, котороепоступает на третий информационныйвыход 53,3.1 вычислительного модуля1.3.1. На выходе умножителя 49.2.2получаем произведение аг Ъгэ, котороепоступает на второй вход сумматора:вычитателя 51.2,2, на первый входкоторого через регистр 47.2.2 поступает проИзведение аг 1 Ь. .Ча выходесумматора-вычитателя 51.2,2 получаема,Ь +а Ь , которое поступает натретий информационный выход 53.2.2.вычислительного модуля 1.2.2. На вы" 5205 20 ходе умножителя 49,3.2 получаем произведение аЬ г, которое поступает на второй вхпд сумматора-вычитателя 51.3.2, на первый вход которого через регистр 47,3. поступает выражение а Ьг +агЬ . На выходе сумматораг 1вычитателя 51.3,. получаем а Ь 1 г+ +аггЬгг+аг";Ьза=Сггкоторое поступает на третий информационный выход 53,3.2 вычислительного модуля 13.2, На выходе умножителя 19.1.3 получаем произведение а,Ь,г, которое поступает на третий информационный выход 31,1.3 вычислительного модуля 1.1,3,На выходе умножителя 77.2.3 получаем произведение а гЬгг, которое поступает на первый вход сумматора-вычитателя 79 2.3, на второй вход которого через регистр 75.2,3 поступает произведение а Ь 1 г, Па выходе сумматора-вычитателя 79.2.3 получаем выражение а,Ьг +а Ьгг которое поступает на третий информационный выход 85,2,3 вычислительного модуля 1.3,2, На выходе умножителя 77,3,3 получаем произведение аЬ которое поступает на первый вход сумматора-вычитателя 793.3, на второй вход которого через регистр 75.3.3 поступает выражение а, Ь,+агЬг, На выходе сумматоравычитателя 79,33 получаем а,Ь + +аэгЬг,:+аЬ, =Сэ которое поступает на третий информационный выход 85.3.3 вычислительного модуля .1.3.3,В девятом такте на выходе умножителя 49.3,2 получаем произведение а Ь , которое. поступает на второй вход сумматора-вычитателя 51.3.2,40 на первый вход которого через регистр 47.3.2 поступает выражение аг Ь 1+аггЬгзНа выходе сумматоравьиитателя 51,3,2 получаем аг 1 Ъ+ +аг Ьгз+агЪэз =С, которое поступает на третий информационный выход 53.3.2 вычислительного модуля 1.3.2, На выходе умножителя 77.2.3 получаем произведение а Ь , которое поступает на первый вход сумматора-вычнтателя 79.2,3, на второй вход которого через регистр 75.2,3 поступает произведение аз,Ъ На выходе сумматоравычитателя 79.2.3 получаем выражениег аЬ+а,гЬг, которое поступает натретий информационный выход 85.2.3 вычислительного модуля 1.2.3. На выходе умножителя 77.3.3 получаем произведение а Ьг, которое поступает на первый вход сумматора-вьиитателя79,3.3, на второй вход которого через регистр 75.3.3 поступает выражение а, Ь,+аэгЬ гг, На выходе сумматора-вычитателя 78.3,3 получаем а,Ь,., +аэгЬ;г +аээЬэг =Сэзах котоРое поступает на третий информационный выход 85.3.3 вычислительного модуля 1.3.3.В десятом такте на выходе умножителя 77.3,3 получаем произведение аэ Ь э, которое поступает на первый вход сумматора-вычитателя 79,3.3, на второй вход которого через регистр 75.3.3 поступает выражение аэ, Ь,э + +аэЬгэНа выходе сумматора-вычитателя 79.3.3 получаем аэ, Ь,э +а Ь +эг гэ +аээ Ь ээ =С зэ, которое поступает на третий информационный выход 85,3.3 вычислительного модуля 1,3.3.Дальнейная работа устройства в данном режиме аналогична указанной Начиная с четвертого такта, на входы 18,1,3 начинает подаваться следующая матрица Э=й:,Д аналогично действиям матрицы А=1 а 1, При наращива 11.3нии размерности предлагаемое устройство не требует увеличения количества связей с блоком управления,Формула из.обретения1. Устройство для операций над2матрицами, содержащее М вычислительных модулей (11 - размерность обрабатываемых матриц), Ирегистров и блок управления, причем первый информационный вход (,1)-го вычислительного модуля является -м информационным входом устройства (.=1,Ю), первый информационный выход (г.,Ч)-го вычислительного модуля является -м выходом устройства, первый информационныи ыд (1,1)-го вычислительного модуля (=2,И) является Я+И)- м выходом устройства, первый информационный вход (1,)-го вычислительного модуля (1=1,Ч) подключен к первому информационному выходу (1+1, 1-1)-го вычислительного модуля, первый информационный вход (М,1)-го вычислительного модуля подключен к выходу Ц)-го регистра, второй информационный вход Ц,г.)-го вычислительного модуля подключен к второму информационному выходу Ц,)-го вычислительного модуля, первый выход блока управления подключен к синхровходам всех регистров и к синхровходам всех вычислительных модулей, о т .л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет выполнения операцийумножения матриц, вычисления определителя и элементов присоединеннойматрицы, В устройство введен коммутатор, первый информационный вход которого подключен к потенциалу логической ециницы, второй информационныйвход (1,)-го вычислительного модуляявляется (Н+)-м информационным входом устройства, второй информационный вход и выход коммутатора подключены соответственно к первому и третьему информационным входам (1,1)-говычислительного модуля, третьи инфор мационные входы Ц,1,-х вычислительных модулей объединены с их первымиинформационными входами, третий информационный выход (Я,1)-го вычислительного модуля является (ь+2 М)-м 25 выходом устройства, (+ЗМ)-м выходом которого является четвертый информационный выход (,Х)-га вычислительного модуля, четвертый информационный выход (И,1)-го вьиислительнога модуля подключен к информационномувходу 1-го регистра и третьему информационному входу (М,1+1)-га вычислительного модуля, третий информационный выход (11) ввычислительногомодуля подключен к четвертому информационному входу (1+1,)-го вычислительнага модуля, четвертый информационный выход (1,К)-го вычислительного модуля (К=1, М) подключен к 40третьему информационному входу (1К+1)-го вычислительного модуля, второй выход блока управления подключенк управляющему входу коммутатора,третий, четвертый, пятый и юестай выходы блока управления подключенысоответственно к управляющим входам(,1)-го, (1,1)-го, (2,М)-го вычислительных модулей и к первому - четвертому разрядам входа управления(1,л)-га вычислительного модуля, пятый, ьтестой и седьмой разряды которога соединены с управляющим выходом(1,И)-га вычислительного модуля,управляющие выходы (я,3.)-го, (2,1)-го и (1,п)-га Рычислительных модулей (в=2,И, п=1,11-2) подключенык управляющим входам соответственно2, Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что (1,.)-й вычислительный модуль (=1,Ч) содер" жит пять регистров, четыре коммутатора, умножитель, делитель и регистр управления, причем первый информационный вход вычислительного модуля подключен к объединенным информационным входам первого и второво регистров, второй информационный .вход вычислительного модуля подключен к объединенным информационным входам третьего и четвертого регистров, выходы которых подключены к первым информационным входам первого и второго коммутаторов соответственно, выход первого регистра подключен к первому входу делителя и первому информационному входу третьего коммутатора, второй и третий информационные входы которого подключены соответственно к выходам умножителя и делителя, выход которого соединен так же ,с вторым информационным входом второ"25 го коммутатора, выход второго регистра подключен к второму входу делителя и к второму информационному входу первого коммутатора, выход которого подключен к первому входу ЗО умножителя, второй вход которого подключен к первому информационному входу четвертого коммутатора и к выходу пятого регистра, информационный вход которого является третьим информа" ционным входом вычислительного модуля, первый информационный выход которого подключен к выходу третьего коммутатора, третий информационный вход первого коммутатора подключенк выходу первого регистра, выход второго коммутатора . является вторым информа" ционным выходом вычислительного модуля, третий информационный выход которого подключен к выходу умножите ля и второму информационному входу четвертого коммутатора, выход которого является четвертым информационным выходом вычислительного модуля, синхровходом которого является синхровход регистра управления, семиразрядные информационные вход и выход которого являются соответственно управляющими входом и выходом вычислительного модуля, синхровход первого регистра55 подключен к первому разряду выхода регистра управления, второй разряд когорого подключен к синхровходам второго, четвертого и пятого регистров,синхровход третьего регистра подключен к третьему разряду выхода регистра управления, четвертый разряд которого подключен к управляющим входам второго и четвертого коммутаторов, пятый разряд выхода регистра управления подключен к первому управляющему входу первого коммутаторавторой управляющий вход которого подключен к четвертому разряду выхода регистра управления, шестой и седьмой разряды которого подключены соответственно к первому и второму входам управления третьего коммутатора.3. Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что (ь,)-й вычислительный модуль (х=2,М; 1 1,М) содержит шесть регистров, три коммутатора, умножитель, сумматор-вычитатель и регистр управления, причем первый информационный вход вьиислительного модуля подключен к информационным входам первого и второго регистров, выходы которых подключены соответственно к первым информационным входам первого и второго ком" мутаторов, выход второго коммутатора подключен к первому входу сумматоравычитателя, второй вход которого подключен к выходу умножителя, первый вход которого подключен к выходу третьего регистра, информационный вход которого подключен к второму информационному входу вычислительного модуля и к информационному входу четвертого регистра, выход которого подключен к первому информационному входу тре" тьего коммутатора и к второму информационному выходу вычислительного модуля, выход сумматора"вычислителя является первым и третьим информационными выходами вьиислительного модуля, третий инФормационный вход которого подключен к информационному входу пятого регистра, выход которого подключен к вторым информационным входам первого и третьего коммутаторов, выход третьего коммутатора подключен к четвертому информационному выходу вычислительного модуля четвертый информационный вход которого подключен к информационному входу шестого регистра, выход которого подключен к второму информационному входу второго коммутатора, выход первого коммутатора подключен к второму входу умножителя, синхровход регистра управления является синхровходом вычислительногомодуля, четырехразрядные вход и выход регистра управления являются соответственно управляющими входом и выходом вычислительного модуля, выход первого разряда регистра управления под 5 ключен к синхровходу первого регистра, выход второго разряда регистра управления подключен к синхровходам второго, четвертого, пятого и шестого 1 О регистров, выход третьего разряда регистра управления подключен к синхровходу третьего регистра, выход четвертого разряда регистра управления подключен к упраВляющим Входам сум матора-вычитателя, первого, второго и третьего коммутаторов. 4. Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что (д,И)-й вы числительный модуль (х=2,3) содержит шесть регистров, четыре коммутатора, два умножителя, сумматор-вычитатель и регистр управления, причем первый информационный вход вычислительного 25 модуля подключен к информационным входам первого и второго регистров, выходы которых соответственно подключены к первым информационным входам первого и второго коммутаторов, второй информационный вход вычислительного модуля подключен к объединенным информационным входам третьего и четвертого регистров, выход третье- го. регистра подключен к первому входу35 нервого умнржителя, выход которого подключен к первому входу сумматоравычитателя, выход которого подключен к первому информационному входу четвертого коммутатора, к первому входу 4 О второго умножителя и к второму информационному входу третьего коммутатора, выход второго умножителя подключен к второму информационному входу четвертого коммутатора, выход которого подключен к первому информационному Вико;у вычислительного модулявторой информационный выход которогоподключен к выходу четвертого регист. ра, выход третьего коммутатора является третьим информационным выходом вычислительного модуля, третий инФормационный вход которого подключен к информационному входу пятого регистра, выход которого подключен к второму информационному входу первого коммутатора и четвертому информационному выходу вычислительного модуля, четвертый информационный вход которого подключен к информационному входу шестого регистра, Выход которого подключен к Второму Входу второго умножителя, второму информационному входу второго коммутатора и к первому информационному Входу третьего коммуТатора, выход первого коммутатора подключен ко Ворому Входу первого умножителя, выход Второго коммутатора подключен к второму входу сумма-,тора-вычитателя, синхровход регистра управления является синхровходом вычислительного модуля, пятиразрядные Вход и выход регистра управления являются соответственно управляющимивходом и Выходом Вычислительного модуля, выход первого разряда регистра упоавления подключен к синхровходам Второго, четвертого и пятого регистров, выход второго разряда регистра управления подключен к синхрозходам первого и шестого регистров, выход третьего разряда регистра управления подключен к синхровходу третьего регистра, выход четвертого разряда регистра управления подключен к управляющему входу четвертого коммутатора, Выход пятого разряда регистра управления подключен к управляющим входам первого, второго и третьего коммутаторов и сумматора-вычитателя.,00 107 1 О 8 ю Г - 110 0" 5 Б 7 д У 10 О 12 О 14 111 121 11 б 114 117 Юб 64 Ю 7 120 0 Составитель К. КухаренкоРедактор С, Лисина Техред М.Хрданич Корректор А уча исное и открьтиям при ГКНТ СССРб д. 4/5 ретенияушская роизводственно-издательский комбинат "1 тент", гУжгород, ул. Гагарин т т н 2 Щ 114 1 Ц 116 т 11 В (О Ю П 1 Закав 1786 Тираж 571ВНИИПИ Государственного комитета по иэо113035, Москва, Ж, Р т 112 11 З 114 115 11 б117 116 110 120 171 122 012 З 4 б 7 В 0101112 ЦЦУстройство для операций над матрицами (Фиг.1) содержит матрицу ЧкИ (М - размерность обрабатываемых матриц) вычислительных модулей 1, коммутатор 2, Ирегистров 3, блок 4 управМпения. (1,)-й (1.=1,Ч) вычислительный модуль содержит первый 5 и второй 6 регистры, первый 7 и второй 8 информационные входы, третий 9, четвеРтые 1 О 10 и пятый 11 регистры, третий информационный вход 12, первый коммутатор 13, делитель 14, второй 15 и третий 16 коммутаторы, первый 17 и второй 18 информационные выходы, умножитель 19, К 5 четвертый коммутатор 20, третий 21 и четвертый 22 информационные входы, семиразрядный регистр 23 управления, первый 24, второй 25, третий 26, четвертый 27, пятый 28, шестой 29, седьмой 30 входные и первый 31, второй 32, третий 33, четвертый 34, пятый 35, шестой 36, седьмой 37 выходные разряды регистра управления, образующие управляющие вход и выход вычислитель ного модуля, Ц,К)-й вычислительный модуль (фиг, 3) Ц=2,Ч; К=1, М) содержит первый 38 и второй 39 регистры, первый 40.и второй 41 информа-. ционные входы, третий 42, четвертый 30 43 и пятый 44 регистры, третий 45 и четвертый 46 информационные входы, шестой регистр 47, первый коммутатор 48, умножитель 49, второй коммутатор 50, сумматор-вычитатель 51, первый 52, третий 53, второй 55 и четвертый 56 информационные выходы, четырехразрядный регистр 57 управления, первый 58, второй 59, третий 60, четвертый 61 разряды управляющего входа, пер О вый 62, второй 63, третий 64 и четвертый 65 разряды управляющего выхода.(е 1) и-(3=2 уЫ) вычислительныи 45 модуль (фиг.4) содержит первый 66 и второй 67 регистры, первый 68 и второй 69 информационные. входы, третий 70, четвертый 71, пятый 72 регистры, третий 73.и четвертый 74 информационные входы, шестой регистр 75, первый коммутатор 76, первый умножитель 77, второй коммутатор 78, сумматор"вычи". татель 79, второй умножитель 80, третий 81 и четвертый 82 коммутаторы,55 первый 83, второй 84, третий 85 и четвертый 86 информационные выходы, регистр 87 управления, первый 88, второй 89, третий 90, четвертый 91,пятый 92 разряды управляющего входа, первый 93, второй 94, третий 95,четвертый 96 и пятый 97 разряды управляющего выхода,Блок управления (фиг.5) содержитэлемент И 98 счетчик 99, синхровход100, ПЗУ микрокоманд 101, первый 02,второй 103, третий 104-110, четвертый 111-113, пятый 114-117 и шестой18-122 выходы. Синхровходами всехвычислительных модулей (не обозначены) являются входы разрешения записирегистров управления,Устройство для операций над матрицами преднаэчено для решения систем Ы линейных уравнений методом Гаусса-Жордана, умножения матриц размерности ИкМ выполнения ЬП-разложения,вычисления обратной матрицы, определителя и присоединенной матрицы, Прирешении систем линейных уравнений,при вычислении обратной матрицы и элементов присоединенной матрицы выполняется обраоотка расширенной матрицы,размерности ЫМ, которая представляет собой исходную матрицу размерности МЧ, к которой справа дописана матрица размерности Их(М-Б). Вычисление определителя и ЬБ-разложениеоснованы на преобразовании исходнойматрицы в треугольную,При вычислении системы линейных уравнений к исходной матрице (ИЯ) справа дописывается Я столбцов свободных членов (в этом случае М=Ч+Я) и после того, как исходная матрица преобразована в единичнул, на месте столбцов свободных членов получаем семейство решений данной системы уравнений. Число 8 при данной организации вычислений может быть любым натуральным. Вычисления производятся по следующим формулам:1 к (к1 к а, а /а, К 12 Ы х,1+1, К+2Ч.1 к 1 (к 1 1 к 1(к ) (к 1к кк к ф а=а" .цПри вычислении обратной матрицы к исходной матрице справа дописывается единичная матрица размернос-. ти НкЧ (в этом случае М=2 И) и послетого, как исходная матрица преобразо. вана в единичную, ка месте приписанной справа единичной получаем обрат) Г 1 О О О 1 О О О 1 Ь ЬЬэ Ьэг Ьэз ЗО СС 6 Сгб С э Сэб.1 через комму диничному сиги тору элемент регистр 38.48.2.1. ПоС поступ(отакте элемент С п ступа 5 15ную, Вычисления выполняются по темже Формулам, что и решение системлинейных уравнений.При Ы-разложении матриц выполняется разложение данной квадратной матрицы А размерности Я на две треугольные: нижнюю левую 1 и верхнюю правуюБ, такие что Ы=А, причем на главнойдиагонали одной из треугольных матриц состоят единицы. Преобразованиематрицы А=а;выполняется по алгоритму исключения Гаусса, в процессекоторого получаются элементы 1,и Б;1(к) 1 к-) (к-)1 к-ф)(к-)1 1 к 1 кк ,еа 1 =аВ1=12в 111 3=К+1, К+2 Ю,1 -а, а ,;а1 сщ 1,2Н, 1,1=К, К+1 Я,Режим вычисления определителя отличается от режима Ы)-разложения тем, что в процессе преобразования матрицы перемножаются элементы а, т.е.ЙЙеС= П а(1сВычисление элементов присоединенной матрицы является объединениемрежимов вычисления обратной матрицы и определителя, так как А =1 ей А+ Элементы матрицы С поступают на входы вычислительных модулей построчно со сдвигом на один такт, т,е. первая строка поступает на первый вход вычислительного модуля 1.1.1, начиная с первого такта; вторая строка поступает на первыи вход вычислительного модуля 1,2,1, начиная с второго такта; третья - на вход вычислительного модуля 1.3,1, начиная с третьего такта. В первом такте элементС =1 принимается в регистр(О) Во втором такт е элемент С , ется в регистр 6 . 1 . 1 , на в/С=Б =С , , которое по управляю 75205 6т.е. вычисляется обратная матрица нпараллельно определитель ЯеЙ), азатем выдаваемые элементы обратнойматрицы умножаются на Йей.5 При умножении матриц С=АфВ элементы матрицы-произведения вычисляются по Формуле1 О С =Па;ЬктоРассмотрим работу устройства привычислении обратной матрицы размерностью 33,15Условимся, что инФормация в регистры принимается в начале такта позаднему Фронту синхроимпульса и определитель исходной матрицы не равен нулю, Итак исходная матрица к ней справа единичную мати получим расширенную матрицу С, над которой выполняется преобразование а а аэ2а, а,г агэ 1 О1 ОО Оа, аэг аээ 1 щим сигналам "11", поступающим с шестого и седьмого разрядов регистра управления 23.1,1, через коммутатор 16,1.1 поступает на первый 17.1,1 выход, а через коммутатор 15.1.1 по нулевому сигналу, поступающему с четвертого разряда регистра управления 23.1.1, поступает на второй информационный выход вычислительного модуля(о 118,1.1. Элемент Сг принимается в т на первый вход умно регистр 6 . 1 . 1 . На выходе(о (о) (1)С, С =11, =С которое по управляищим сигналам "11" через коммута 5тор 16.1.1 поступает на первый выход17,1,1, а через коммутатор 15.1.1по нулевому сигналу поступает навторой информационный выход вычислительного модуля 18.1,1. Элемент,/С ц . На выходе умножителя 49.2.(о) ,(о) (о)5получаем произведение С/ССкоторое поступает на вход сумматоравычитателя 51.2,1 и на его выходе поф (о) (о) (о) лучаем выражение С=С, -С, /С, " 20(о)Я четвертом такте элемент С приикаетсяв регистр 6.1.1. На первом 17.1.1,.и на втором 18.1.1 информа 25 ционных выходах вычислительного моду(о) (о) ля 1.1.1 получаем частное С /Сц, (4С з . В регистр 42.2.1 поступает(о) (о)30С /С, в регистр 39.2,1 - элемент С . На выходе умножителя/С А,С , , которое поступает на 35 второй вход сумматора-вычитателя 51.2.1, на первый вход которого по-.(о)3 9 . 3 . 1 - элемент С , на. выходе ум ножителя 4 9 . 3 . 1 получаем произведение(о)В пятом такте элемент С,принимается в регистр 6.1.1 вычислительного 55 модуля 1.1.1 На первом 17.1.1.и втором 18.1.1 информационных выходах ко(о) (о) торого получаем частное С, /С ,05 8Ж(о)С , на выходе умножителя 49.2.1(о) (о) (о)получаем произведение С( /С д Скоторое поступает на второй вход сумматора-вычитателя 51.2,1, на первый вход которого поступает элемент(о) (о)С/С ц , в регистр 39.3.1 - элемент С , на выходе умножителя 49.3.1 по(о) (о) (о) лучаемпроизведение С/С ; С на выходе сумматора вычитателя 51,3, 1 (о) (о), (о) (о).С. =С-С/СС=1. В регистр 6.1.2 принимается элементФСд. вычислительного модуля 1.1.,2,на первом 17.1.2 и втором 18.1,2 информационных выходах которого полуФ И)чаем частное С з /С=1 э . ЭлементЖСпринимается в регистр 38.2,2,И)а элемент С - в регистр 2.1.В шесток такте Спринимается в(орегистр. 6,1.1 вычислительного модуля 1,1.1, на первом 17.1.1 и втором 18.1.1 информационных выходах которо(о) (о) (,) го получаем часгное Со /С ц =С,На выходе умножителя 49,2.1 получаем(о) (о) Го)произведение С /С , С , котороеоступает на второй вход сумматоравычитателя 51.2.1, на первый вход ко,торого поступает элемент С . На вь(ю). ходе сумматора-вычитателя 51.2.1 по (о) (о)(о) Мучаем выражение С =С -С, /С ,(о)ф . На выходе умножителя 4(о) (о)(о) получаем произведение С ( /ССкоторое поступает на второй вход сумматора-вычитателя 51.3.1, на первый)С, - в регистр 2.1.В седьмом такте на выходе умножителя 49.2.1 получаем произведение , (о) (о) (о)С, /С, С г, , которое поступает на второй вход сумматора-вычитателя 51,2.1, на первый вход которого по(о)ступает элемент С, На выходе сумматора-вычителя 51.2.1 получаем выра(о) (о)(о)на выхоГде умножителя 49.3.1 получаем произ(о) (о) (о)ведение С , . /С д,Г , , которое поступает на второй вход сумматора-вычитателя 51.3.1, на первый вход кото(о)рого поступает С . На выходе сумматора-вычитателя 51.3,1 получаемЯ (о) (о) (о) (о)С =С -С, /СС 1 . На первом17.1.2 и втором 18.1.2 информационныхвыходах вычислительного модуля 1.1.2(1)5,.3, а элемент С - в регистр 2.1. В восьмом такте на выходе умножи(о (о) (о) теля 49.3.1 получаем С, Г, 1 /С 11 которое поступает на второй вход сумматора-вычитателя 51,3.1, на пер(о) вый вход которого поступает С, , На выходе сумматора-вычитатегя получаем (,), (о) (о) (о) (о выражение С =С 6 -Го /С 1, Сз 1 э которое поступает на первый информационный выход вычислительного модуля1.3.1. На первом 17.1.2 и втором82 информационных выходах вычислительного модуля 1.1.2 гпл чаем ча ) (г)стное Сг /С гг С 26 е Ни выходе сум матора-вычитателя 51.2.2 получаем(г) (1) (1) М )выражение С 1 =С 4 Сго /С и. С 12 ф 10которое поступает на первый информационный выход 52.3,2. На выходе дели(г)теля 14.1.3 получаем частное С . /(2) (3)15 /Сз =С , которое поступает на первый 17.1.3 и второй 18.1,3 информационные выходы вычислительного моду(21ля 1.1,3. Элемент С принимается 2 Ов регистр 66,2.3 вычислительного мо(1)дуля 1.2,3, элемент С, - в регистр(г)С- я регистр 2,225 В девятом такте на,выходе сумматора вычитателя 51.3.2 получаем выраже(г) (1) ( ) (1) (1)ние С =С -С /С С которое поступает на первый информационный 30 выход 52.2.2. На выходе сумматоравычитателя 51.3.2 получаем выражение), (1) ) (г)С, -С 25 /Г Г, =С , которое поступает на первый информационный выход 52.3.2 вычислительного модуля 1.3.2. На выходе делителя 14.13 по(г) (г) Ю лучаем частное С /С =С , которое поступает на первый 171.3 и вто О рой 18,13 информационные выходы вычислительного модуля 1.1.3. Ка выходе сумматора-вычитателя 79,2,3 полу(г) (г) (г) (г)чаем выражение С, -С /СС 1 г,45 которое поступает на первый информационный выход.83.2.3. Элемент Сг1принимается в регистр 66.3.3, элемент(г)С - в регистр 2.1, элемент Св регистр 2.2,В десятом такте на выходе сумматора-вычитателя 51.3.2 получаем"выраже(1) Й) (4)55 ние.С, -С /Сг , которое поступает на первый информационный выход 52.3.2вычислительного модуля 1.3.2, На выходе делителя 14.1.3 получаем частет на первый 17.1.3 и второй 18.1.3 информационные выходы вычислительного модуля .1.3. На выходе сумматора-вычителя 793 получаем выражение (г) (г) (г) (г) ЮС 1 а Г м /С зС 1 г =С 1 а которое поступает на первый информационный выход 83,2.3. На выходе сумматора-вычитателя 79.3,3 получаем выражение (г) (г) (.) (.)Г а -С ч /С Сэ , которое поступает на первый информационный выход83.3,3 вычислительного модуля 1,3.3,(г)Элемент С принимается в регистр 2.2 В одиннадцатом такте на выходе сумматора-вычитателя 79.2.3 получаем Ю (г) (г) , (г) Ь) выражение С ь -С 6 /СС ц -С 16которое поступает на первый информационный выход 83.2.3 вычислчтельного модуля 1.2.3. На выходе сумматоравычитателя 79.3.3 получаем выражение (г (г) (г) (г)С -С . /С . Г, которое поступает на первый информационный выход 83.3.3 вычислительного модуля 1,33.(г)Элемент С принимается в регистр 2.2,В двенадцатом такте на выходе сумматора вычитателя 79,3.3 получаем(г) (г) (г) (г) Ы выражение С г -С . б /С С =С На этом вычисление обратной матрицызаканчивается. Начиная с восьмоготакта на первых информационных выходах вычислительных модулей 1 1.3,1.2,3 и 1.3,3 появляются элементы обратной матрицы(з) А =С с,", На выходах устройства получаются элементы обратной матрицы по строкам, те. на выходе вычислительного модуля 1,1,3 появляются элементь) третьей строки, на выходе вычислительного модуля 1,2,3 - первой, на выходе вычислительного модуля 1.3.3 - второй строки.1 ля общего случая Я выходов распределение строк следующее: -я 11 57(г) (г)ное Г/С э:С , котоРое постУпа 12строка результата выдается с 1.+1 выхода (для 1=1,2И), а М-я стро"1ка - с первого выхода,5Сразу же после ввода первой строкиисходной матрицы, т.е, в данном примере с седьмого такта, можно начинатьвводить следующую исходную матрицу Э.При решении систем линейных уравнений в качестве элементов матрицы Вподаются свободные члены заданнойсистемы уравнений. Тогда на выходеполучаем семейство решений этой сисе Фтемы уравнений, Столбец С,является решением системы при столбцетсвобоцннх членов Ь , столбец(М 1С,- решением при столбце свободтных членов Ь г и т дГассмотрим работу устройства приЬЦ-разложении матриц размерности 33.В гервом такте элемент а =1.Ц "11 25 принимается в регистр 51 вычислительного модуля 1 .1.1. Во втором такте элемент а принимается в регистр6,1,1. На выходе делителя 14.1.1 по(о (о (1) 3 лучаем частное а /а=П кото 1 г ц г вро по сигналу 1 через коммутатор16,1. и нулевому сигналу через коммутатор 15.1.1 поступает соответственно на первый 17,1.1 и второй 18.1.1 35 .информационные выходы вычислительно го модуля 1.1,1, Элемент а =1(аг -Опринимается в регистр 38.2.1.40 В третьем такте элемент а при(о)1 Энимается в регистр 6.1.1, на выходеделителя 14.1.1 получаем частное(о (о (1)а, /а, =О, , которое поступает на 45первый 17,1.1 и второй 18,11 информационные выходы вычислительного модуля 1.1,1. Элемент а . принимается(о)в регистр 39.2.1 и через коммутатор 50 е 1.1 подается на первый вход сумматора 51.1,1, В регистр 42.2.1 при(о) (о)нимается а ц /а, на выходе умножителя 49.2.1 получаем произведение(о), о (о)а, /а ч а , , которое поступает на второй вход сумматора-вычитателя51.2,1, на выходе которого получаем(1) (о) (о (о (о) гг гг Ю и гу гг которое поступает на первый информационный выход 52.21 вычйслительного модуля 1,2,1. Элемент а., =1, прини(о)мается в регистр 38.3.1,В четвертом такте элемент а о)гЗпринимается в регистр 39.2.1, а врегистр 42.2. ,принимается а /а1 (о) (о)На выходе умножителя 49.2.1 получаем(о) (о) (о)произвед ение а/а ц а , , котороепоступает на второй вход сумматоравычитателя 51.2.1, на выходе которого получаем выражение а -а, /а, х(о)х а , =а , которое поступает на и ервый информационный выход 52.2.1 вычислительного модуля 1.2.1. Элемент (о)а принимается в регистр 39.3.1, а в регистр 40.3. принимается а/(о) /а . На выходе умножит еля 4 9 . 3 , 1(о) (о) (о) получаем произведение а, /а ц, акоторое поступает на второй вход ,сумматора-вычитателя 51.3.1, на выходе которого получаем выражениеЙ (о) (о)(о) (о)а 32 -ам -а 2 /а, ам которое поступает на первый информационный выход 52,3.1 вычислительного модуляИ1,3,1. Элемент а г =1 г принимаетсяв регистр 5.1,2,(о)В пятом такте элемент а приниИмается в регистр 39.3.1, а в регистр 42.3.1 принимается выражение а, /а.(о) (о) На выходе умножителя 49.3.1 получаем(о)(о)(о) произведение а га а которое поступает на второй вход сумматора-вычитателя 51.3.1, на выходе кото(о) рого получаем выражение а -а ) /в о/а . а, =акоторое поступает на первый информационный выход 52.3.1 вычислительного модуля 1,3,1 Элемент Йа принимается в регистр 6.1.2Навыходе делителя 14.1.2 получаем част- И, (г) яое а з /а г =Б г; , кото ое поступа.ет на первый 17.1.2 н второй 18.1,2информационные выходы вычислительногопримодуля 1.1,2. Элемент а г =15нимается в регистр 38, 2. 2.В иестом такте элемент а иринимается в регистр 39,2.2, а в регистрЖ1 О 42.2.2 принимается а /а , На выходе умножителя 49,2.2 получаем про( )изведение а г /а гг а г, которое поступает на второй вход сумматора-вы читателя 51.2.2, на выходе которого/а, а 2 =1, которое поступает нагг первый выход вичислительного модуля 1.2.2.(г)Б седьмом такте элемент а =1 э25 принимается в регистр 5.1.3 и черезкоммутатор 16.1,3 поступает на первыйинформационный выход 17,1,3 вычислительного модуля 1.1.3. Начиная с четвертого такта, можно подавать элемен ты следувщей матрицы, обработка которой выполняется аналогично.В режиме вычисления определителяработа устройства выполняется аналогично режиму Ю-разложения матриц.Отличие заклвчается в том, что при 35 вычислении определителя, в четвертомтакте в регистр 11.1.2 с четвертогоинформационного выхода 22,1.1 вычислительного модуля 1.1,1 принимается(о) (о)40 а=с(е , которое поступает навторой вход умножителя 19,1.2, напервый вход которого через коммутаторЖ13 из регистра 5.1.2 поступает агг 45На выходе умножителя 19.1.2 плучаем(о)произведение а Вес =ЙеС , которое поступает на первый ннформацион.ный выход 17.1,2 вычислительного моду,ля 1,.2, В седьмом такте в регистр11.1.3 с четвертого информационноговыхода 22.1. вычислительного модуля 12 принимается йе 1(, которыйпоступает на второй вход умножителя 55,19.1.3, на первый вход которого посигналам "ОО" через коммутатор 13.1.3аС, СС Сг Сгг Сгз Ь, Ь,Ьг Ьгг Ьл а аг ааг а г агз х а айаг азэ Ь,г ЬзэЬр 19,1.3 получаем произведение а Йе 1=ЙеС , которое по нулевому сигналу через коммутатор 20,1,3 поступает на четвертый информационный выход 22,1.3 вычислительного модуля 1.1.3.Р режиме вычисления элементов присоединенной матрицы работа устройства выполняется аналогично режиму вычисления обратной матрицы. Отличие заключается в том, что при вычислении элементов присоединенной матрицы в четвертом такте в вычислительном модуле 1,1.2 элемент,с, по управляющему сигналу 00 , пос тупающу с четвертого и пятого разрядов регистра управления 2 3 . 1 . 2 , через к оммутато р 1 3 . 1 , 2 поступает на первый вход умножителя 1 9 . 1 , 2, где умножается на с 1 е), поступающий на второй вход , умножителя 1 9 . 1 . 2 . С входного р егистра 1 1 , 1 , 2 и на выходе умножителя 1 9 . 1 . 2 получаем йе С ( ) , который по. нулевому сигналу через коммутатор 2 0 .. 2 поступает на четв ер тый инфор мационный выход 2 2 . 1 . 2 вычислительного модуля 1 . 1 , 2 . В седьмом такте"00" через коммутатор 13.1.3 поступает на первый вход умножителя 19,1.3, где умножается на ЙеС(1) и получаем с(еС г), который поступает на третий 21,1.3 и по сигналам "10" через коммутатор 16,1.3 - на первый 17.1.3 информационный выход вычислительного модуля 1,1,3. В восьмом такте на выходе умножителя 80.2,3 получаем про (г) (г) изведение С, =С, ЙеС , которое чсрез коммутатор 82.3.3 по нулевому В первом такте на второй информационный вход 8.1.1 вычислительного модуля 1.1.1 поступает элемент а 1, который принимается во входной регистр 0.1,1 и по нулевому сигналу, поступающему с четвертого разряда регистра 23.1.1 управления, через коммутатор 15.1.1 поступает на информационный выход 18,1.1.Во втором такте элемент а, принимается в регистр 43.2.1, элемент 752051 осигналу, поступающему с четвертоговыхода регистра 87.2.3 управленияпоступает на первый информационныйвыход 83.2.3 вычислительного модуля1.2.3. В девятом тайте на выходесумматора-вичитателя 79.2.3 получаемвыражение С ,. -С/СС, =-С,(г) (г) (г) (г) (ъ) которое поступает на первый. вход ум 10 ножителя 80.2.3, на выходе которогог) (г) (г)получаем выражение С, -СС(г) г (ъ)С, )йе =С , которое по нулевому 15 .сигналу через коммутатор 82,2.3 поступает на первый информационный выход 83.3 вычислительного модуля1,2,3. На выходе умножителя 80.3.3в девятом такте получаем С , кото рое по нулевому сигналу поступаетиа первый информационный выход 83,3,3вычислительного модуля 1.3.3. В десятом такте на выходе умножителя 802.3(г) (2) (Ъ)С, ) адей =С , которое поступаетна первый информационный выход 83,2,3вычислительного модуля 1.2.3. На выходе сумматора"вычитателя 79,3.3 по- ЗО (г) (г) (г) (г)лучаем выражение Сг,( -С /См Сгз=Сг,., которое поступает на первыйинформационный вход умножителя 80,2.3,на выходе которого получаем выражение(Сг,( -Сз /С , С г ) с 1 ес =С, которое поступает на первый информационный выход 83,3.3 вычислительногомодуля 1.3.3.Рассмотрим работу устройства приумнорении матриц размерности 33,а г - в регистр 10,1.1 и по нулевому Я сигналу через коммутатор 15,1.1 поступает на информационный выход18.2,1, а элемент а поступает наинформационный выход 18.1.2. 55 В третьем такте элемент а пересылается в вычислительный модуль1,3.1 и принимается в регистр 42.3.1, элемент аг - в регистр 422.1, элемент а ( - в регистр 9.1.1. Элемент17 15752 а, принимается в регистр 43,2.2,элемент а - в регистр 9.1.2, а элемент азэ - в регистр 10,1,3,В четвертом такте на третий информационный вход 12.1,1 вычислительно 5го модуля 1.1.1 поступает элемент Ь,который принимается в регистр 11,1,1.1 а выходе умножителя 19.1.1 получаемпроизведение а Ь, которое поступает на третий информационный выход21.1,1 вычислительного модуля 1.1.1.Элемент Ъ через коммутатор 20.1.1поступает на четвертый выход 22.1,1вычислительного модуля 1.1.1. Элемент а 2 принимается в регистр 9.1,2,элемент а 22 принимается в регистр42.2.2, элемент а 2 э принимается врегистр 42.3.2. Элемент апринимается в регистр 43.2,3, а элемент 20а,2 - в регистр 1 О. 13.В пятом такте элемент Ь 2 принимается в регистр 11.1.1, на выходе умножителя 19.1.1 получаем произведение а Ь,2, которое поступает на третий информационный выход 21,1,1 вычислительного модуля .1.1. ЭлементЬ 2, принимается в регистр 44.2.1, Навыходе умножителя 49,2,1 получаемпроизведение а Ь 2, которое поступает на второй вход сумматора-вычитателя 51.2.1. Произведение а, Ьпринимается в регистр 47.2.1 и черезкоммутатор 50,2.1 подается йа первый вход сумматора-вычитателя 51.2,1,на выходе которого получаем выражениеа Ь и +а 2 Ь 2, которое поступает натретий информационный выход 53,2.1вычислительного модуля 1.2.1. На выходе умножителя 19.1.2 получаем про-. 40изведение а, Ь, которое поступаетна третий. информационный выход 21.1.2,вычислительного модуля 1.1.2, Элемента , принимается в регистр 9.1.3, элемент а 2 - в регистр 70.2.3 а элемент а - в регистр 70.3,3.В нестом такте элемент Ь принимается в регистр 11.1.1. На выходеумножителя 19.1,1 получаем произведение а Ьэ, которое поступает натретий информационный выход 21.1.1вычислительного модуля 1.1,1, Элемент Ь 22 принимается в регистр44,2.1. На выходе умножителя 49.2.1получаем произведение а 2 Ь 22, которое поступает на второй вход суммато-,ра-вычитателя 51.2.1, на первый входкоторого через регистр 47.2.1 поступает произведение а , Ъ,2, На выходе 05 8сумматора-вычитателя 51, 2, 1 получаемвыражение а Ь 2+а 2 Ь 2, которое поступает на третий информационный выход 53.2,1. Элемент Ьзпоступает врегистр 44.3.1. На выходе умножителя 49,3.1 получаем произведениеаЬ которое поступает на второйвход сумматора-вычитателя 51.3.1,на первый вход которого поступает вы-ражение а и Ь, +а, Ь 2На выходе сум"матора-вычитателя 5.3,1 получаемвыражение а Ь +а,2 Ь 2, +азЬз =Г,которое поступает на третий информационный выход 53.3.1 вычислительногомодуля 1.3,1. На выходе умножителя1 9.1.2 получаем произведение а 2 Ь 2,которое поступает на третий информационный выход 21,1,2 вычислительногомодуля 11,2, На выходе умножителя492. 2 получаем произведение а 22 Ь 2которое поступает на второй вход сумматора-вычитателя 51.2,2, на первыйвход которого через регистр 47.2,2поступает произведение а 2 Ь . На вы-,ходе сумматора-вычитателя 51.2.2 потлучаем выражение а,Ь +а ь 2, которое поступает на третий информационный выход 53.2,2 вычислительногомодуля 1,2.2. На выхсде умножителя19. 1. 3 получаем произведение аЪ,которое поступает на третий информа-ционный выход 21,1.3 вычислительногомодуля 1.1.3,В седьмом такте элемент Ь 2 принимается в регистр 44,2.1. На выходеумножителя 49.2,1 получаем произведение а Ь, которое поступает навторой вход сумматора-вычитателя51,2,1 на первый вход которого черезрегистр 47.2.1 поступает произведениеа Ь . На выходе сумматора-вычитателя 51, 2. 1 получаем выражение а , Ь +а, Ъ , которое поступает на третийинйормационньй выход 53.2.1 вычислительного модуля 1,2,1, Элемент Ьз 2 поступает в регистр 44.3,1, На выходеумножителя 49.3.1 получаем произведениеЬз, которое поступает на второй вход сумматора-вычитателя 51,3,1,на первый вход которого поступает выражение а Ьз +а 2 Ь 2. Ба выходе сумматора-вьчитаетля 5.3,1 получаемвыражение а, Ь,2 +а,2 Ь 22 +а Ь =С 2,которое поступает на третий информационный выход 53. 3. 1 вычислительногомодуля 1. 3. 1. На выходе умножителя19.1.2 получаем произведение а 2 Ъэ,которое поступает на третий информа