Устройство для вычисления элементарных функций

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК С 06 Г 7/54 НИЕ ИЗОБРЕТЕН еР ГОСУДАРСТВЕННЫЙ НОМИТЕТ СПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ К АВТОРСКОМУ СВИДЕТЕЛЬСТ(71) Институт электродинамики АН Украниской ССР(56) 1. Байков В,Л., Смолов В,Б. Аппаратурная реализация элементарныхфункций в ЦВМ, Л изд. ЛГУ, 1975,с96.2. Абрацсон И.т. и др, Методы вычисления элементарных функций на цифровых моделях, - "Управляющие системы и мащины", 1978, Г 4, с. 85-90,3. Авторское свидетельство СССР1 693378, кл, С 06 Г 7/548, 1975.4, Авторское свидетельство СССРН 613328, кл. С 06 С 7/548, 1976.5. Авторское свидетельство СССРй 519717, кл, С 06 Г 7/548, 1974(прототип),(54)(57) 1. УстРойство Для вычисленияЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее первый, второй и третий регистры, первыйи второй блоки сдвига, первый ивторой переключатели, пять сумматоров,первый блок памяти, блок управления,второй блок памяти, первый и второйсчетчики, регистр кода операций иблок анализа знака, информационныевходы которого соединены с выходамипервого, второго и третьего сумматоров, которые подключены также к послдовательным информационным входам певого, второго и третьего регистровсоответственно, параллельные информационные входы которых соединены с соответствующими информационными входамиустройства, запускающий вход устрой,801035 ства соединен с входом занесения регистра кода операций и с первым входом блока управления, второй вход ко" торого соединен с первым управляющим входом устройства, второй управляющий вход устройства соединен с информационным входом регистра кода операций, выход регистра кода операций соединен с управляющим входом блока анализа знака, выходы которого соединены с управляющими входами всех с сумматоров, выходы первого и второго регистров соединены с информационными входами первого и второго блоков сдвига соответственно, выходы которых соединены с информационными входами второго и первого переключателей соответственно, первые информа. ционные входы первого, второго и третьего сумматоров соединены с выходами четвертого и пятого сумматоров и третьего регистра соответственно второй информационный вход третьего сумматора соединен с выходом первого блока памяти, первый адресный вход которого соединен с параллель" ным выходом первого счетчика, последовательный выход которого соединен с третьим входом блока управления и счетным входом второго счетчика, последовательный выход которого соединен с четвертым входом блока управления, первый, второй и третий выходы которого соединены соответственно с управляющими, первыми тактовыми и вторыми тактовыми входами первого, второго и третьего регистров, второй адресный вход первого блока памяти, адресные входы блоков сдвига и второго блока памяти соединены с адресной шиной устройства,ОГ; С СДНг. ГО ИЗ УКЭЗВННЦХ СУММВТОРОВ,3:;)Вн;:;е ксдц мультлплекссра 41 мс"г:т педставлять как полсжительнце,-,паковые разряды поступают пгследО,. 000,01100010,с) 110100010011,В с,уцэе полоз;ительного цисла (Вариэн .: Не эбходимо определить ВДпс. гц.лнегс,начиная с младших Р-ЗОЯЛ"э ,.СЭ ОГО ЛЕВСГОГ, ЕДИНИЧЧОГО в .;еравд,; гля отрицательчого цис(;-.,Вр ь-тй ) адрес последнего,О О =.Вс О, нулс ГОГО разряда э . В 1 О 3, , ь 3 ана изируемсе числОУг."ЯТ НР ПЕРВЫЙ ВДРЕСНЫй ВХОД .:, иула ,,-,мвти 7, ВЫПОЛНЕН" Г:,:;.=,.г Мср, На -рЕГИСтрсвсМ ЗУ ,; па, -," " /5 Г, Г/0), Гостяние ;,Вс, ь,эг ег циа2 , счетнг)ГО триГОа (-"чятся ГО иГналу р "слькс,а,цсй итерации, т,е. прикод - ци лэ иформация г элсе:ног. Вода блска 23 нормали:. ".1 л,:, ц спа., пос 1 упая нв информа; с-ный эхсд узла -"/ памяти, запи.;эетсяс,",ну группу яцеек памяти,Сч,: эВами:-. ОСУЩЕГтвЛЯЕтСЯ ИЗ ОДНОЙ :,-:д г,амяти Второй группы, В кото- .п,гцвалась информация на пре;.ца,.ей т.;рации, Выбор ячейки памяпппа лл считывания осущеЕ ВЕСТЦМ ТРИГГЕРОМ Чб, наГ1 рсм запоминается информация с .эхе иола В предыдущей итерации, дл", г , в ,ц;:к;" памяти для группы за,Нс; ОПгсдс,-,:.-,Гся ЗНацЕНИЕМ разряда,ал,.:ируемсго цисла. Гак как на ад еснь.й яхса блока 2 нормализации - 1 сл . поступают кодь с параллельносцхсаэ первого гцетчика 17, опре,.еляющ: е нсмеО гекуще-о разряда,агси"е в ячейку памяти с ад;,ессм 00 загисываются номера разрядов соответствующие информационно;, нгс разряда анализируемого числа, а в ячейку памяти с адресом 01 ном.-р-. р:зрядсв для информациочныхразрядах анализируемого числа В сг,це текущей итерации, когда анаг:из,лр -: г=я эчаксвцй разсяд, двсицГцйчецик -) гереключается, а сос" ТСЯНИЕ ЧЕТВЕРТОГО ТРИГГЕРЭ ЧЬ УСТа наел;Вас в ,;я В соответствии сс зна,;:выгц .;,зрядс поэтому для варианта д э, рес считывэнля яцейки памяти ча пссл гющей итесацци будет О 1,,гэ 1 Вэрнэнтэ В, В итоге,на 1 С 0 25 30 5 1 п 45 50 выходе узла памяти 1 присутствует код номера подчеркнутого разряда соответственно для варианта.Цили Ю. На данной очередной итерации номера разрядов, соответствующие информационному "0", записываются в ячейку памяти с адресом 10, а соОтветствующие 1" - в ячейку с адресом 11, что обуславливается новым состоянием двоичного счетчика ч 2,При отсутствии в узле ч 7 памяти входа сброса яцеек в памяти в "0 для микросхем 155 РП) необходима дополнительная гхема анализа на наличие всех единиц или нулей в коде аналлзируемого числа, цто выполняется путем занесения единицных разрядов церез элемент И-НГ 50 в первый триггер ч 3, а нулевых разрядов - церез элементы НЕ 48 и И-НГ 51 во второй трклггер 1, При одина овцх энацениях все; разрядов анализируемого числа только один из триггеров ч 3 ил 4 чч находится в единичном состоянии, пгэтгэму на информационных входах третьес триггера ц 5, объединенных пс схеме Н-НЕ, не Выг 1 олняется лсгикэ совпадения,и третий триггерн конце итерации по стробирующему Входу уст энавливается В единлцное состояние, ьормируя на управляющем выходе блока 23 нормализации цисла сигнал р скончания вццислений,При оБработке последовательных .одсв В направлении, начиная с младших разрядов, блоки 6 и г сдвига представляют собой коммутаторы (мультиплексоры), например, типа 155 КП , которые необходимо блокировать для номеров текущих разрядов, больщих и-, чтобы старщие после запятой разряды сдвинутого кода соответствовали значению арифметического нуля, Для Формирования блокирующего блоки 6 и сдвига сигнала используется схема ч 9 сравнения, осуществляющая сравнение кода текущего номера разряда с кодом номера текущей 1-1 итерации, Выход схемы ч 9 сравнения ло адресной щине 10 устройства поступает на блоки б и 7 сдвига для блокировки. А наллз кода в блоке 23 нормализации числа осуществляется по синхронизирующему входу с поступлением при ,=гп сигнала с выхода коммутатора 22, В исходное состояние третий триг"ер г,5 по входу обнуления блока 3 нормализации числа устанавливается запус604 17 1035кающим сигналом р): устройства, а первый 43 и второй 44 триггеры - по управляющему входу с шестого выхода38 блока 16 управления (сигналом 1).Для определения значения, равного +1 или -1) управляющего операциями "Сложение" или "Вычитание) всехсумматоров, используется блок 20 анализа знака (Фиг. 3). Разряды КОП,поступающие по второму управляющему 1 Овходу 29 устройства, запоминаютсяв регистре 19 кода операций, откудапоступают на операционный вход блока23 нормализации числа и управляющийвход блока 20 анализа знака, Знаковые разряды с выходов первого 10,второго 11 и третьего 12 сумматоровсигналом по. стробирующему входу блока20 анализа знака (сигнал р ) в кон 5це итераций запоминаются в регистре 2052, откуда поступают на первый адресный вход одноразрядного блока 53 памяти, на второй адресный вход кото,рого по управляющему входу блока 20анализа знака поступает КОП. В одноразрядном блоке 53 памяти ( представляющем собой, например, посто"янное запоминающее устройство типа155 РЕ 3 с коммутатором на выходе дляорганизации типа 256 1 разряд) записаны необходимые соотношения для выбора знаков во всех квадрантах для каждой Функции, чем задается стратегиявыбора знакадля каждой Функции,т,е, обеспечивается сходимость процессов вычислении во всех квадрам35тах допустимой области определенияФункций,Для задания о) равного +1 или -1в Формулах (1)-(8), служит элементИСКЛЮЧАЮЩЕЕ ИЛИ 54, выход которого. 40вместе с выходом одноразрядного блока 53 памяти образует противофазные(для тригонометрических функций) илисинфазные (для гиперболических и экспоненциальных Функций) сигналы управления группами сумматоров 10)13)и 11) 12, 14 1, С этой целью одиниз разрядов КОП, кодирующий значение о) поступает на второй входэлемента ИСКЛЮЧАЮЯЕЕ ИЛИ 54,Алгоритм Функционирования устройства обеспечивается блоком 16 управления (фиг, 4),На первый вход блока 16 управления поступает запускающий сигнал рна второй вход - признак режима функционирования с первого управляющего входа 28 устройства ( признак режима Функционального преобразования или режима Функционального генерирования) на третий вход - сигнал рй с последовательного выхода первого счетчика 17, на четвертый вход - сиг" нал р с последовательного выхода второго счетчика 18, на пятый вход- сигнал р 1 с управляющего выхода блока 23 нормализации числа.На первом выходе 30 блока 16 управления Формируется сигнал С) задающий режим занесения информации в регистры 1-3, на втором выходе 31 первая серия импульсов Г) на третвем выходе 33 - вторая серия импульсовна цетвертом выходе, 34 - сиг - нал С , задающий режим занесения ин-, формации в регистры 4 и 5, а также управлляющий занесением информации, во второй счетчик 18, на пятом выходе 37 - сигнал С ; стробирующий первый блок 15 памяти, на шестом выходе 38 - сигнал Р; поступающий на управляющий вход блока 23 нормализации числа, на седьмом выходе сигнал Й) обнуляющий первый счетчик 17, на восьмом выходе 39 - третья серия импульсов Го, на девятом выхо" де - сигнал С , управляющий состоянием переключателей 8 и 9Запускающий сигнал р задатчика, в качестве которого может быть, на"пример, центральный процессор, деблокирует генератор 5 импульсов ( фиг,Ц разрешая формирование серий импульсов ,Г и Т , Последовательность сос" таяний блока 16 управления может быть описана в виде графа иэ четырех вер" шин, соответствующих коду на выходе регистра 56, Функции переходов реализуются с помощью мультиплексора 57. Переход блока 16 управления из од" ного состояния в другое осуществляется по положительному фронту первой серии импульсов Т.Граф содержит вершину начального состояния С) вершину подготовительного этапа Свершину предварительного этапа С и вершину корректиру" ющего цикла С , Так как р у рИ л 4. (фиг,2), в начале вычислений, после прихода р =1, справедливо р л р =)у) поэтому блок 16 управления переходит на подготовительный этап С а/01 через такт, так как для р все еще выполняется условие р =1, - на пред 4) варительный этап С . В этом случае10состояние блока 16 управления, не" смотря на поступление серииГ ) остаег.:я незменным до тех пор покане прийдет либо топько один сигналгосле которого Выполняется переход цд вершину корректирующего циклалибо сигналы р и р , после :гстОРЫХ ОСУЩЕСтВЛЯЕтСЯ ПЕРЕХОД Нааршину подготовительного этапаПИбг "И-НЗЛ рПвэуЛЬ 1 ТЕ цЕаыеполняд гся переход йа вершину Н -"1 дл ьнсяс СОСтояНИя ГР 1,1 Овершины кооректирующего цикласэ;1 сжен переход на вершину псдг.; гс;.,Ительнсго этапа Гз при гоступГен.",: СИ 1 НаЛа р .ЛИСО На ВЕРШИНУ Ндч,-.ль,:пго г сстсяния Г при г 1 сступлен.; - ала р, Приоритет по сиг" .1 зл: . ,:,.Остигдется подачей его на .Рсбиоующий вход мультиплсксора 5, 1: = Енного, например, на микрос ег 1- гила 155 КП 2 (5 5153)70 -: Одные сигналь, управляющие рабе,.й стройства Формируются изОстсяний регистра 56 логическими.дмн 9 ЬУс ссйсво работает следующим об ддз 11 к по инФормационным вхоаам 7. и втором управляющему входуаойсВд выдает данные Хс;дкже КОП соответственно, :ан ц в ., пэ совладению сигналов ,.1 иэ.-:-Осятся в регистры 1-3 д КОП пс з: :,скдюц 1 му сигналу р - в Регистр О кода Операций, Б состоянии,Г 1сс ает а управляющий вход второго сце; ч кз 18 для задания кода МЧЗ ВТССС.ГО блОКд 21 Г 1 аМятИ, -дЕ М дмксс ь Второго сцетцика 18, кроме ,Ого, сигндл С совместно сС обеспециаде 1 параллельное занесен ие Н,1 фор" циИ ИЗ 1 ЕРВОГО 1 И ВТОРОГОсегис-,сов а четвертый 1 ч и пятыйрегистры ссстветстВеннс, испсльзу ютгя Регистры, например, типа 15511 Р 1 ген 7пг)В ссс-оянии Г г 11 ормируются сигналь, серии 7 обеспечивая сдвиги ;нйормации в Регистрах 1-5 д тем самым ,: горзэрядную обработку инФоо 50 гзцчи в с)ммзторах 10-1 1, При этом перекг,;э этели 8 и 9 находятся во ;:кючзн 1 ом состоянии, так кдк Отсутствуе блс;кирующий сигналпоступающий на их уг.рдвляющие входь. Оледоваельнс выполняется поразрядное Вычисление соотношений2, и (,), нациная с младшихразр.до;, приме. отсцст разрядов осуществляется первым счетчиксм 17 по серииГ, Результаты вычислений записываются; Х( 1, уиов пер(о) (о)+1вый 1, второй 2 и третий 3 регистрысоответственно; Х;,и у 11 - в четвертый ч и пятый 5 регистры соответственнс,Нд последовательном выходе первого счетчика 1/ Формируется импульс переполнения р при обработкепоследнего разряда, знакового, после которого осуществляется переходс Вершины ".,г, в состоЯние, соответствующее Функции перехода, При переходе а состояние Г Формируется сигналГ, блокирующий переключатели 8 и 9,гоэтому в четвертом ц и пятом 5 регистрах содержимое лишь циклическисдвигается сохраняя значения Х +,1 ид в первый 1 и второй 2 рггистрь записываются знацения, соответствующие соотношению ( 3), Подсчет количества циклов осуществляется Вторым счетчиком 18, импульс переполнения о- с которого Формируется нагп -м цикле, Максимальное состояние1второго сцетцика 18 дешиФрируетсякоммутатором 22, стробируемым сигналом То по восьмому выходу блока 16управления, поэтому на последнем цикле данной 1-й итерации блоками анализа знака 20 и норализации числа23 осуществляется анализ аргументадля нахождения 1 и кода 1, поступающего на блоки сдвига 6 и 7 и памяти 15 и 21 для задания шага, выбора констант (7 и величины гп, дляпоследующей итерации.В случае, если код окажется равным О,ОООООООО или 1,11111111, ндуправляющем выходе блока 23 нормализации цисла Формируется сигнал рпереводящий по серииг блок 16 управления в начальное состояние ГГигнал р. поступает также к зддат чику ( цепи Выдачи не показаны), который после считывания ИНФормдции срегистров 1-3 снимает сигнал облокируя генератор 55 импульсов исбрасывая сигнал р установкой треТЬЕГО трИГГЕра ц 5 бЛОКа 23 нОрмалиэации числа в исходное состояние,гсли нз первыЙ упрдвлякщиЙ Вход 28 устройства поступает сигнал 0, то на пятом выходе 3 блока 16 управления формируется сигнал Г, - высокого уровня, который блокирует первый блок 5 памяти, В Реэульдтечего содержимое третьего регистра 3не изменяется от итерации к итера"ции, что необходимо для обеспечения режима функционального генерирования. В этом случае истинная частота 1 тригонометрических функций синуса и косинуса составляет й 1(1+И (Ю+1иВ 25 где Г - тактовая частота генератора 55 импульсов блока 16 управления;разрядность устройства; 15определяется округлениемсверху величины" 1 о бли 141жайшего нечетного целогочисла для положительных зна Очений, или до нуля для отрицательных значений,При реализации соотношений ( 8 ) отсутствует деформация вектора решения на любой итерации с индексом 1,в связи с чем упрощается сходимостьвычислений, повышается быстродей"ствие за счет меньшего числа требуемых итераций, увеличивается диапазонизменения аргумента и появляется воз"можность генерирования функций с дис"кретным шагом без накопления методической погрешности,Предлагаемое устройство последо"вательного типа является многофункциональным и может быть применено вкачестве Функциональных процессорови расширителей для микро- и мини-ЗВИобщего и специального применения, втом числе для решения задач спект"рального анализа сигналов с помощьвБПФ, для преобразования прямоугольных координат в полярные и наоборот,в системах управления движением иробототехнике, для вращения коорди"нат и векторов, для синтеза криволинейных поверхностей в станках с программным управлением и т,п, юЗбв1035604 Составитель В,Аристоедактор Л.Алексеенко Техред К.Мыцьо Корректор ИВатрушки Заказ 5834/50ВН ис Филиал ППП "Патент", г, Ужгород, ул. Проектная,Тйраж 706ИИПИ Государственного компо делам изобретений и о 13035, Москва, Ж, Раушска ета СССРрытийнаб., д, второй выход блока управления сое" динен со счетным входом первого счет чика, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и расширения области применения за счет увеличения диапазона изменения аргумента и воэможности непрерывного генерирования функций с управляемым шагом, оно дополнитель" но содержит четвертый и пятый реги" стры, коммутатор и блок нормализации числа, адресный информационные и операционный входы которого соединены с параллельным выходом первого счетчика, информационными входами блока анализа знака и выходом регистра кода операций соответственно, информационные выходы блока нормализации числа соединены с адресной шиной устройства, выход второго блока памяти соединен с параллельным входом второго счетчика, параллельный выход которого подключен к информационному входу коммутатора, выход которого соединен с синхро" ниэирующим входом блока нормализации числа последовательный выход второго счетчика соединен со стро" бирующими входами блока анализа знака и блока нормализации числа, управляющий выход которого соединен с пятым входом блока управления, четвертый выход которого соединен с управляющими входами четвертого и пятого регистров и второго счетчика, пятый и шестой выходы блока управления соединены с управляющими входами первого блока памяти и блока нормализации числа соответственно выходы первого и второго регистров соединены с параллельны" ми информационными входами четвертого и пятого регистров соответствен" но, первый и второй тактирующие входы которых соединенЫ соответственно с втооым и третьим выходами блока управления, седьмой и восьмой выходы которого соединены соответственно с входом обнуления первого счетчика и управляющим входом коммутатора, девятый выход блока управления соединен с управляющими входами первого и второго переключателей, выходы которых соединены с первыми информационными входами четвертого и пятого сумматоров соответственно, выходы которых соединены с последовательными информационными входами четвертого и пятого регистров со. ответственно, выходы которых соединены с вторыми информационными входами четвертого и пятого сумматоровсофтветственно выходы первого ивторого блоков сдвига соединены свторыми информационными входами второго и первого сумматоров соответственно, запускающий вход устройства соединен с входом обнуления блока нормализации числа.2. Устройство по и, 1 о т л ич а ю щ е е с я тем, что, блок нормализации числа содержит мультиплексор, двоичный счетчик, четыретриггера, узел памяти, элемент НЕ,схему сравнения и два элементаИ-НЕ, выходы которых соединены свходами установки в "1" первого ивторого триггеров соответственно,выходы которых соединены с информационными входами третьего триггера, выход которого являетсяуправляющим выходом блока, информационные и операционные входы блокасоединены с соответствующими входами мультиплексора, выход которогосоединен с информационным входомчетвертого триггера, первым адресным входом записи узла памяти ис первым входом первого элементаИ-НЕ непосредственно, а с первымвходом второго элемента И-НЕ - черезэлемент НЕ, управляющий вход блоканормализации числа соединен с вторыми входами элементов И-НЕ и входамиустановки в "0" первого и второготриггеров, стробирующие входы которых и стробирующий вход узла памяти соединены с синхрониэирующимвходом блока, адресный вход блокасоединен с первым входом схемы сравнения и информационным входом узлапамяти, выход которого соединен свторым входом схемы сравнения, выходкоторой и выход узла памяти являются информационными выходами блока,стробирующий вход блока соединен состробирующими входами третьего ичетвертого триггеров и со счетнымвходом двоичного счетчика, прямойи инверсный выходы которого соединены соответственно с первым адресным входом считывания и вторым адресным входом записи узла памятивторой адресный вход считывания которого соединен с выходом четвертого триггера, вход обнуления блокасоединен с входом установки в "0третьего триггера,103, Устройство по и; 1, о т л ич а ю щ е е с я тем, что блок ана;. лиза знака содержит регистр, одноразрядный узел памяти и.элемент ИСКЛОЧАЮЩЕЕ ИЛИ, выход которого и выход одноразрядного узла памяти являются выходами блока, стробирующий и информационные входы блока соединены соответственно с управляющим и информационными входами регистра, выход которого соединен с первым адресным входом одноразрядного узла памяти, второй адресный вход которого. соединен с управляющим входом блока, входы элемента ИСКЛЮЧАЮЦЕЕ ИЛИ соединены с выходом одноразрядного узла памяти и управ" ляющим входом блока соответственно.4, Устройство по и,.1, о т л и ч а ю щ е е с я тем, что блок управления содержит генератор импуль" сов, регистр, мультиплексор четыре элемента И-НЕ, два элемента И, элемент НЕ и элемент задержки, выход которого соединен с первым выходом блока, первый вход блока соединен с управляющим входом генератора импуль сов, входом обнуления регистра и с первым входом первого разряда мультиплексора, второй вход первого разряда которого соединен с шиной сигнала "0" блока и с первым входом второ го разряда мультиплексора, третий вход первого разряда которого соединен с выходом первого элемента И-НЕ, первый вход которого соединен с третьим входом блока, четвертый вход блока соединен с вторым входом первого элемента И-НЕ и с трещим и четвертым входами второго разряда мультиплексора, четвертый вход первого разряда которого соединен с вторым входом второго разряда муль 35 б 04типлексора и с шиной сигнала "1" блока, пятый вход блока соединен со стробирующим вхоДом мультиплексора и с входом элемента НЕ, выход которого соединен с первым входом второго. элемента И-НЕ, выход которого соединен с. входом элемента задержки, второй выход блока соединен с первым выходом генератора импульсов и с управляющим входом регистра, первый и второй информационные входы которого соединены с выходами соответственно первого и второго разрядов мультиплексора, первый адресный вход которого соединен с первыми входами первого и второго элементов И и с первым прямым выходом регистра, второй прямой выход которого соединен с вторым адресным входом мультиплексора, с первыми входами третьего и четвертого элементов И-НЕ, с аестым выходом блока и с вторым входом первого элеента И, выход которого соединен с девятым выходом блока, четвертый выход блока соединен с выходом второго элемента И, второй вход которого соединен с вторым входом второго элемента И-НЕ и седьмым выходом блока, первЬй инверс- ный выход регистра соединен с третьим входом второго элемента И-НЕ и вторым входом четвертого элемента И-НЕ, второй инверсный выход регистра соединен с седьмым выходом блока, второй выход генерато" ра импульсов соединен с восьмым выходом блока и с вторым входом третьего элемента И-НЕ, выход которого соединен с третьим выходомблока, второй вход блока соединенс третьим входом четвертого эле" мента И-НЕ выход которого соединен с пятым выходом блока, Изобретение относится к вычислительной технике, а именно к классу арифметических устройств длявычисления трансцендентных Функций,и может быть использовано в циФровыхмоделирующих, управляющих и вычислительных системах как общего, таки специального назначения,Известно цифровое устройство для вычисления ряда элементарных функций, реализующее алгоритм Волдера, содержащее регистры, блоки сдвига блоки памяти, сумматоры-вычитатели, блок управления, анализатор сходимости и т,п причем процесс вычислений заключается в совмест 103560ной реализации алгоритмов псевдоумножения и псевдоделения 1 11Недостатками устройства являются ограниченные функциональные воэможности и невысокое быстродействие.Функциональные воэможности ограничены вследствие появления при реализации. алгоритма Волдера коэффи"циента деформации решения Р , который различен для разных классовФункций и зависит от состава наборов величин шагов интегрирования,Компенсация коэффициента деформации решения осуществляется упрощением наборов Формируемых функций,вводом начальных условий типа 1/овыполнением определенных последовательностей щагов интегрирования,Так как наличие 1, ухудшает сходимость для ряда элементарных функций с заданным набором шагов интегрирования, приходится, например,удваивать процедуры на каждой итерации, что увеличивает полное времявычислений, т,е. снижает быстродействие,Известно цифровое устройство длявычисления элементарных функций,также реализующее алгоритм В олдера,н котором для устранения деформации1 о выбирается такая величина шагаинтегрирования, при которой1причем для повышения быстродействия кроме простейших используютсятакже Формулы численного интегрирования более высоких порядков 1.2 3,Недостатками устройства являются пониженное быстродействие и невысокая точность.Известно цифровое устройство для вычисления элементарных функций в котором для устранения деформации решения после выполнения операции поворота вектора осуществляется умножение результата на величину 1/о, выполняемое на том же оборудовании, но по несколько иному алгоритму 1 33Недостаток устройства - низкое быстродействие.Известно также устройство, в котором для повышения быстродействия осуществляется предварительный выбор начального шага и соответствующего представления коэффициента деформации, который далее компенсируется по мере выполнения определенных итераций1. 5 10 15 20 25 30 35 40 45 50 55 Однако в данном устройстве повы щвние быстродействия происходит лишь для малых значений аргумента.Наиболее близким к изобретению по Функциональному назначению и технической сущности является устройство, которое состоит из трех регистров, четырех блоков сдвига, блока памяти семи сумматоров, четырех переключателей, двух счетчиков, блока управления, регистра кода операций, второго блока памяти и блока анализа знака, причем коррекция деФормации решения осуществляется путем вычисления на дополнительных сумматорах соответствующих поправок5.Недостатки этого устройства - ограниченное быстродействие и узость функциональных возможностей и области применения вследствие ограничения диапазона изменения аргумента и невозможности непрерывного генерирования Функций, в том числе с управляемым шагом, что вызвано зависимостью коэффициента деформации решения от набора итераций, в рвзультате чего этот набор задается фиксированным, поэтому вариации его, в зависимости от аргумента или режима функционирования, недопустимы,Цель изобретения - повышение быстродействия и расширение Функциональных возможностей и области применения за счет увеличения диапазона изменения аргумента и возможности непрерывного генерирования функций с управляемым шагом,Поставленная цель достигается тем,что в устройство, содержащее первый,второй и третий регистрыпервый ивторой блоки сдвига первый и второйпереключатели, пять сумматоров,первый блок памяти, блок управле"ния, второй блок памяти, первый ивторой счетчики, регистр кода операций и блок анализа знака, информационные входы которого соединены свыходами первого, второго и третьего сумматоров которые подключенытакже к последовательным информационным входам первого, второго и третьего регистров соответственно, параллельные информационные входы которых соединены с соответствующимиинформационными входами устройства,запускающий вход устройства соединен с входом занесения регистракода операций и с первым входом блока604 3 1035 управления, второй вход которого соединен с первым управляющим входом устройства, второй управляющий вход устройства соединен с информационным входом регистра кода операций, выход 5 регистра кода опт)аций соединен с управляющим входом блока анализа знака, выходы которого соединены с управляющими входами всех сумматоров, выходы первого и второго регистров 10 соединены с информационными входами первого и второго блоков сдвига соответственно, выходы .которых соединены с информационными входами вто" рого и первого переключателей соот ветственно первые информационные входы первого, второго и третьего сумматоров соединены с выходами четвертого и пятого сумматоров и третьего регистра соответственно, второй . 20 информационный вход третьего сумматора соединен с выходом первого блока памяти, первый адресный вход ко.торого соединен с параллельным выходом первого счетчика, последователь ный выход которого соединен с третьим входом блока управления и счетным входом второго счетчика, последовательный выход которого соединен с четвертым входом блока управления, первый, второй и третий выходы которого соединены соответственно с уп" раеляющими, первыми тактовыми и вто" рыми тактовыми входами первого, второго и третьего регистров, второй адресный вход первого блока памяти,35 адресные входы блоков сдвига и второго блока памяти соединены с адресной шиной устройства, второй выход 9 зока управления соединен со счет 40 ным входом первого счетчика, дополнительно введены четвертый и пятый регистры, коммутатор и блок нормализации числа, адресный, информационные и операционный входы которого45 соединены спараллельным выходом пер" вого счетчика, информационными входами блока анализа знака и выходом регистра кода операций соответственно, информационные выходы блока нормализации числа соединены с адресной шиной устройства, выход второго блока .памяти соединен с параллельным входом второго счетчика, параллельный выход которого подключен к информационному входу коммутатора, выход которого соединен с синхрониэирующим входом блока нормализации числа, последовательный выход второго счетчика соединен со стробирующими входамиблока анализа знака и блока нормализации числа, управляющий выход которого соединен с пятым входом блока управления, четвертый выход которого соединен с управляющими входами четвертого и пятого регистров и второго счетчика, пятый и шестой, выходы блока управления сов" динены с управляющимивходами перво-. го блока памяти и блока нормализации числа соответственно, выходы первого и второго регистров соединены с па" раллельными информационными входа" ми четвертого и пятого регистров соответственно, первый м второй такти-. рующие входы которых соединены состветственно с вторым и третьим выходами блока управления, седьмой и восьмой выходы которого соединены соответственно с входом обнуления первого счетчика и управляющим входом коммутатора, девятый выход блока управления соединен с управляющими входами первого и второго переключателей, выходы которых соединены с первыми информационными входами четвертого и пятого сумматоров со-.ответственно, выходы которых соединены с последовательными информат ционными входами четвертого и пята" го регистров соответственно, выходы которых соединены с вторыми информа" ционными входами четвертого и пятого сумматоров соответственно, выходы первого и второго блоков сдвига соединены с вторыми информационными входами второго и первого суммато" рое соответственно, запускающий вход устройства соединен с входом обнуления блока нормализации числа.Блок нормализации числа выполнен в виде мультиплексора, двоичного счетчика, четырех триггеров, узла памяти, элемента НЕ, схемы сравнения и двух элементов И-НЕ, выходы кото" рых соединены с входами установки в "1" первого и второго триггеров соответственно, выходы которых соединены с информационными входами третьего триггера, выход которого яв" ляется управляющим выходом блока- информационные и операционный входы блока соединены с соответствующими входами мультиплексора, выход которого соединен с информационным входомчетвертого триггера, первым адресным входом записи узла памяти и с первым входом первого элемента И-НЕ не"40 посредственно а с первым входом вто"рого элемента И-НЕ - через элементНЕ, управляющий вход блока нормализации числа соединен с вторыми входа"ми элементов И-НЕ и входами установки вУ первого и второго триггеров, стробирующие входы которых истробирующий вход узла памяти соединены с синхронизирующим входомблока, адресный вход блока соединен с первым входом схемы сравненияи информационным входом узла памяти,выход которого соединен с вторым входом схемы сравнения выход которойи выход узла памяти являются информационными выходами блока, стробирующий вход блока соединен со стробирующими входами третьего и четвертого триггеров и со счетным входомдвоичного счетчика, прямой и инверсный выходы которого соединены соответственно с первым адресным входомсчитывания и вторым адресным входом записи узла памяти, второй адресный вход считывания которого соединен с выходом четвертого триггера,вход обнуления блока соединен с вхоцом установки в О третьего триггера.Блок анализа знака выполнен в виде з 0регистра, одноразрядного узла памяти и элемента ИСКЛОЧАЮЩЕЕ ИЛИ, выход которого и выход одноразрядногоузла памяти являются выходами блока,стробирующий и информационные вхо 35ды блока соединены соответственно суправляющим и информационными входами регистра, выход которого соединенс первым адресным входом одноразрядного узла памяти, второй адресныйвход которого соединен с управляющим входом блока, входы элементаИСКЛЮЧАЮЩЕЕ ИЛИ соединены с выходомодноразрядного узла памяти и управляющим входом блока соответственно.Блок управления выполнен в видегенвратора импульсов, регистра,мультиплексора, четырех элементовИ-НЕ, двух элементов И, элемента НЕи элемента задержки, выход которого50соединен с первым выходом блока,первый вход блока соединен с управляющим входом генератора импульсов,входом обнуления регистра и с первымвходом первого разряда мультиплек-,сора, второй вход первого разрядакоторого соединен с шиной сигнала"0 блока и с первым входом второго разряда мультиплексора, третий вход первого разряда которого соединен с выходом первого элементаИ-НЕ, первый вход которого соединенс третьим входом блока, четвертыйвход блока соединен с вторым входомпервого элемента И-НЕ и с третьим ичетвертым входами второго разрядамультиплексора, четвертый вход первого разряда которого соединен свторым входом второго разрядамультиплексора и с шиной сигнала"1" блока, пятый вход блока соединен со стробирующим входом мультиплексора и с входом элемента НЕ,выход которого соединен с первымвходом второго элемента И-НЕ, выход которого соединен с входом элемента задержки, второй выход блокасоединен с первым выходом генератора импульсов и с управляющимвходом регистра, первый и второйинформационные входы которого соединень с выходами соответственнопервого и второго разрядов мультиплексора, первый адресный вход которого соединен с первыми входамипервого и второго элементов И и спервым прямым выходом регистра,ьторой прямой выход которого соединен с вторым адресным входом мультиплексора, с первыми входами третьего и четвертого элементов И-НЕ,с шестым выходом блока и с вторымвходом первого элемента И, выход.,которого соединен с девятым выходомблока четвертый выход .3 лока соединен с выхоДом второго элемента И,второй вход которого соединен свторым входом втооого элемента И-НЕи седьмым выходом блока, первый инверсный выход регистра соединен стретьим входом второго элемента И-НЕи вторым входом четвертого элементаИ-НЕ, второй инверсный выход реглстра соединен с седьмым выходом блока,второй выход генератора импульсовсоединен с восьмым выходом блокаи с вторым входом третьего элементаИ-НЕ, выход которого соединен с третьим выходом блока, второй вход блока соединен с третьим входом четвертого элемента И-НЕ, выход которого соединен с пятым выходом блока,На Фиг, 1 изображена структурная схема устройства; на фиг, 2 - схема блока нормализации числа; на фи г, 3- схема блока анализа знака; на фиг,4- схема блока управления,9 . 1Устройство содержит первый 1, второй 2, третий 3, четвертый 4 и пятый 5 регистры, первый 6 и второй 7 блоки сдвига, первый 8 и второй 9 переключатели, первый 10, второй 11, третии 12, четвертый 13 и пятый 14 сумматоры, первый блок 15 памяти, блок 16 управления, первый 17 и второй 18 счетчики, регистр 19 кода операций, блок 20 анализа знака, второй блок 21 памяти, коммутатор 22 и блок 23 нормализации числа, информационные входы 24 которо" го соединены с выходами первого 10, второго 11 и третьего 12 сумматоров и с соответствующими информационными входами 25 блока 20 анализа знака, выходы которого соединены с управляющими входами всех сумматоров 0-14,Выходы первого 10, второго 11 и третьего 12 сумматоров соединены с последовательными информационными входами первого 1, второго 2 и третьего 3 регистров соответственно, параллельные информационные входы которых соединены с информационными входами 26 устройства, запускающий вход 27 которого соединен с первым входом блока 16 управления, с входом занесения регистра 19 кода операций и с входом обнуления блока 23 нормализации числа. Второй вход блока 16 управления соединен с первым управляющим входом 28 устройства, второй управляющий вход 29 которого соединен с информационным вхо дом регистра 19 кода операций, выход которого соединен с управляющим вхо- дФ блока 20 анализа знака, и с операционным входом .блока 23 нормализации числа, Управляющие входы первого 1, второго 2 и третьего 3 регистров соединены с первым выходом 30 блока 6 управления, второй выход 31 которого соединен с первыми тактовыми входами всех регистров 1-5 и со сцетным входом первого счетчика 17, последовательный выход которогосоединен со счетным входом второго счетчика 18 ис третьим входом 32 блока 16 управления, третий выход 33 которого соединен с вторыми тактовыми входами всех регистров 1-5, Четвертый выход 34 блока 16 управления соединен с управляющими входами четвертого 4 и пятого 5 регистров и с управляющим входом второго счетчика 8, по035604 1 О следовательный выход 35 которогосоединен со стробирующими входамиблока 20 анализа знака, блока 23нормализации числа и с четвертым5 входом блока 6 управления, пятьйвход 36 которого соединен с управляющим выходом блока 23 нормализа"ции числа. Пятый выход 37 блока16-управления соединен с управляюО щим входом первого блока 15 памяти,первый адресный вход которого соединен с параллельным выходом первого счетцика 7 и с адресным входом блока 23 нормализации числа,5 управляющий вход которого соединен с шестым выходом 38 блока 16управления; седьмой выход которо"го соединен с обнуляющим входом первого счетчика 17. Восьмой выход 3920 блока 16 управления соединен с управляющим входом коммутатора 22, выход которого соединен с синхронизирующим входом блока 23 нормализациичисла, информационные выходы кото 25 рого по адресной шине 40 устройства. соединены с адресными входами первого 6 и второго 7 блоков сдвигас вторым адресным входом первогоблока 15 памяти и с адресным входомвторого блока 21 памяти выход которого соединен с параллельным вхо"дом второго счетчика 18, параллельный выход которого соединен с инФормационным входом коммутатора 22Девятый выход блока 16 управлениясоединен с управляющими входамипервого 8 и второго 9 переключателей, выходы которых соединены спервыми информационными входами цет 40 вертого 13 и пятого 14 сумматоровсоответственно, Выход четвертогосумматора 13 соединен с первым ин"формационным входом первого сумматора 1 О и с последовательным информационным входом четвертого регистравыход которого соединен с вторым информационным входом четвертого сумматора 13. Выход пятого сумматора 14 соединен с первым информа" 50ционным входом второго сумматора 11и с последовательным информационнымвходом пятого регистра 5, выход которого соединен с вторым информационным входом пятого сумматора 14.Выход первого регистра 1 соединен с 55 параллельным информациЬнным входомчетвертого регистра 4 и с информационным входом первого блока 6 сдви"га, выход которого соединен с ин 1035604 125 10 15 2025 30 35 40 45 50 55 формационным входом второго переключателя 9 и с вторым информационным входом второго сумматора 11, Выход второго регистра 2 соединен спараллельным информационныч входомпятого регистра 5 и с информационным входом второго блока 7 сдвига,выход которого соединен с информационным входом первого переключателя 8 и с вторым информационным входом первого сумматора 10, Выход третьего регстра 3 соединен с первыминформационным входом третьего сумматора 12, второй информационныйвход которого соединен с выходомпервого блока 15 памяти,Блок 23 нормализации числа ( Фиг,2содержит мультиплексор 41, двоичныйсчетчик 42, первый 43, второйтретий 45 и четвертый 46 триггерыузел 47 памяти, элемент НЕ 48, схему 49 сравнения и два элементаИ-НЕ 50 и 51. Выходы элементовНЕ 50 и 51 соединены с входами установки в "1 первого 43 и второго44 триггеров соответственно, выходыкоторых соединены с информационными входами третьего триггера 45,выход которого лвляется управляющимвыходом блока, Информационные 24и операционный входы блока 23 соединены с соответствующими входамимультиплексора 41, выход которогосоединен с информационным входом четвертого триггера 46; первым адресныч входом записи узла 47 памятии с первым входом первого элементаИ-НЕ 50 непосредственно, а с первымвходоч второго элемента И-НЕ 51через элемент НЕ 48, Управляющийвход блока 23 нормализации числа соединен с вторыми входами элементовИ-НЕ 50 и 51 и входами установки ви 0 первого 43 и второго 44 триггеров, стробирующие входы которых истробирующий вход узла 47 памятисоединены с синхронизирующим входомблока 23, Адресный вход блока 23соединен с первым входом схемы 49сравнения и информационным входомузла 47 памяти, выход которого соединен с вторым входом схемы 49 срав"нения, выход которой и выход узла47 памяти являются информационными выходами блока 23. Стробирующийвход блока 23 соединен со стробирующичи входами третьего 45 и четвертого 46 триггеров и со счетным входомдвоичного счетчика 42, прлмой и инверсный выходы которого соединенысоответственно с первым адресным входоч считывания и вторым адреснымвходом записи узла 47 памяти, второй адресный вход считывания которого соединен с выходом четвертоготриггера 46, Вход обнуления блока23 соединен с входом установки в "0"третьего триггера 45,Блок 20 анализа знака (фиг, 3)содержит регистр 52, одноразрядныйузел 53 памяти и элемент ИСКЛЮЧАЮЦЕЕ ИЛИ 54, выход которого и выхододноразрядного узла 53 памяти являются выходами блока 20. Стробирующий и информационные 25 входы блока20 соединены соответственно с управляющим и информационными входамирегистра 52, выход которого соединен с первым адресным входом одноразрядного узла 53 памяти, второйадресный вход которого соединен суправляющим входом блока 20. Входыэлемента ИСКЛЮЧАЮЩЕЕ ИЛИ 54 соединены с выходом одноразрядного узла53 памяти и управляющим входом блока 20 соответственно,Блок 16 управления (фиг, 4) содержит генератор 55 импульсов, регистр 56, мультиплексор 57, четыре элемента И-НЕ 58-61, два элемента И 62 и 63, элемент НЕ 64, иэлемент 65 задержки, выход которого соединен с первым выходом 30блока 16 . Первый вход блока 16 соединен с управляющим входом генератора 55 импульсов, обнуляющим входоч регистра 56 и с первым входомпервого разряда мультиплексора 57,второй вход первого разряда которого соединен с шиной сигнала 0" блока 16 и с первым входом второго разряда мультиплексора 57, третий входпервого разряда которого соединен свыходом первого элемента И-НЕ 58,первый вход которого соединен стретьим входом 32 блока 16. Четвертый вход блока 16 соединен с вторым входом первого элемента И-НЕ 58и с третьим и четвертым входами второго разряда мультиплексора 57, четвертый вход первого разряда которого соединен с вторым входом второгоразряда мультиплексора 57 и с шинсйсигнала "1 и блока 16, Пятый вход36 блока 16 соединен со стробирующичвходом мультиплексора 57 и с входочэлемента НЕ 64, выход которого соединен с первым входом второго элр