Цифровой интегратор

(54)(57) ЦИФРОВОЙ ИНТЕГРАТОР, содержащий блок итераций, группу элементов И, элемент НЕ и элемент задерж ки, причем выход элемента НЕ через элемент задержки подключен к входу бло ка итераций, выходы элементов И группы соединены с выходами интегратора, о тл и ч и ю щ и й с я тем, что, с целью повышения быстродействия и сокрашения ОСУДАРСТВЕННЫЙ КОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЦТ Н АВТОРСНОМУ Св аппаратурных затрат, в него введены счетчик адреса и блок памяти, причем М входов блока памяти соединены с входамиинтегратора, а И выходов блока памятиподключены к первым входам элементовИ группы, (И+1)-й выход бажа памятисоеаинен со вхоаом элемента НЕ, выходкоторого подключен ко вторым входамэлементов И группы, выход элемента задержки тюдключен к (И+1)-му входублока памяти, первый восход блока итераций подкшочен к входу задания режимачтения блока памяти, второй выход блокаитераций подключен к вхоау задания режима записи блока памяти, третий выходблока итераций соединен с входом установки счетчика адреса вединицу, четвертый выход блока итераций соединен сосчетным входом счетчика адреса, выходыкоторого соединены с адресасми входамиблока памяти, Изобретение относится к вычислительным устройствам систем управпения и может быть использовано в системах числового программного управления производственным оборудованием. 5Известен интегратор, содержащий бпок преобразования подинтеграпьной функции, первый элемент И, блок итераций, программный блок, содержащий сдвиговый регистр, сумматор, первый вход которого подсоединен к выходу блока итераций, второй вход - к выходу сдвигового регистра, а первый выход - к входу сдвнгового регистра, элемент задержки, входом соединенный со вторым выходом сумматора, допопнитепьно введен второй эпемент И, первый вход которого соединен с выходом элемента задержки, второй вход соединен с выходом бпока итераций, а вь 1 ход подсоединен к третьему входу сумматора, 2 О первый вход первого эпемента И подсоединен к первому выходу сумматора, второй вход первого элемента И подсоединен к выходу сдвигового регистра, третий вход первого элемента И подсоединен к 25 выходу блока преобразования подинтеграцьной функции ( 1 113 таком устройстве объем комбинационной части, вкшочающий в себя первыйэлемент И, элемент задержки и сумматор,ограничен и не растет с рэстом числаразрядов. Однако объем комбинационнойчасти по-прежнему остается зцачитепьным,Недостатками интегратора явпяются боль35шие затраты аппаратных средств на егореализацию и сложные связи,Наиболее близким к предлагаемомуявляется цифровой интегратор,в котором исключен сумматор, Такойцифровой интегратор содержит регистрподинтеграпьной функции, регистр сдвига,первый элемент И, блок итераций, второй элемент И, первый вход которого подключен к первому выходу бпока итераций,3второй выход которого подключен к управляющим входам регистра подинтеграпьцой функции и регистра сдвига, выходкоторого подключен к его входу, а такжечерез элемент НЕ подключен к входуэлемента задержки, вы ход которого подкпючец ко второму входу первого элемента И, входу блока итераций и к второму входу второго элемента И, выходкоторого подключен к входу первогоразряда регистра сдвига, Первый входпервого элемента И подключен к выходурегистра подинтегральной функции, а выход первого эпемента И явпяется выходом интегратора. В исходном состояниирегистр сдвига обнупен, а в регистреподинтеграпьной фуюсции записано значение интегрируемой функции. И нформацияв регистре сдвига сдвигается в сторонумпадших разрядов, а в регистре подинтеграпьной функции - в сторону старшихразрядов, Если в первом разряде регистрасдвига записан нуль, то на выходс элемента НЕ возникает единица, которая поступает на элемент задержки, Б первомтакте эта единица через открытый второйэпемент И записывается в первый разрядрегистра сдвиге, открывает первый эпемент И и на выходе появпяется значениепсдинтегра льной функции Единица с выхода элемента задержки поступает такжена вход блока итерации, что переводитего в режим настройки, в котором информация в регистре подицтеграпьнойфункции и регистре сдвига нормализуется(старший и мпадший разряды соответственно занимают правое положение), Еслив первом разряде записана единица, тосдвиг информации происходит до разряда,в котором записан нуль, поспе чего циьровой интегратор работает так же, какописано выше ( 2 ),Недостатками такого интегратоса являются низкое быстродействие ввиду необходимости включения режима настройкив рабочий цикл и все еще росты очнобопьшая аппаратная реапизация.Повышение быстрс 1 действия за счетисключения режима настройки можно охарактеризовать следующим,.приближеннымрасчетом.Общее чиспо тактов дпя данного инегратора составпяет М , где- чиспоразрядов интегрируемых переменных, Однако число рабочих тактов ( общее числотактов за вычетом тактов цормапизации)составпяет лишь 2 Х - 1, Таким образом выигрыш в быстродействии интегратора при отсутствии режима настройкисоставпяет2"- 1 22 М(1)Цепь изобретения - повышение быстродействия интегратора за счет искпючения режима настройки ю его рабочего цикла и снижение аппаратных затрат на его реа пизацию.Указанная цепь достигаетсч тем, что в цифровой интегратор, содержащий блок итераций, группу эпементов И, эпемент ИЕ, элемент задержки, причем выход элемента НЕ через эпемент задержки3 1035 подключен к входу блока итераций, введены счетчик адреса и блок памяти, причем И входов блока памяти соединены со входами интегратора, а и выходов блока памяти соединены с первыми входами эпементов И группы, (И+1)-й выход блока памяти соединен со входом элемента НЕ, выход которого подключен ко вторым входам элементов И группы, выход элемента задержки подключен к (И+1)-му 10 входу бпока памяти, первый выход блока итераций подключен к входу задания режима чтения блока памяти, второй выход блока итераций подключен к входу задания режима записи блока памяти, третий 15 выход блока итераций соединен с входом установки счетчика адреса в единицу, четвертый выход блока итераций соединен со счетным входом счетчика адреса, выходы которого соединены с адресными 20 входами блока памяти.На чертеже представлена структурная схема предлагаемого цифрового интегратора.Интегратор содержит блок 1 памяти,25 группу элементов И 2, элемент НЕ 3, эпемент 4 задержки, счетчик 5 адреса, блок 6 итераций. Блок итераций состоит из последовательно соединенных генератора импульсов307, счетчика по модулю три 8, дешифратора 9, элементов И 10 и 11. и элементаНЕ 12, Первый вход элемента И 10 подключен к выходу элемента задержки 4 непосредственно, а первый вход элементаИ 11 - через элемент НЕ 12,Блок 1 памяти представляет собоймассив запоминающих ячеек объемом(и +1)-й - вспомогательная переменная,Счетчик адреса 5 принимает значенияот 1 до к и указывает номер разряда 45интегрируемых и вспомогательной переменных, к которому производится обращение, причем при значении счетчика адреса, равном 1, происходит обра 1 дение кстаршему разряду интегрируемых переменных и к младшему - вспомогательной,Блок 6 итераций обеспечивает в устройстве подачу определенной последовательностисигналов, управляющих работой устройства. Элемент задержки 4 задерживает информацию на половину тактаработы бпока итераций 6. 605 4Интегратор работает спеаующим образом,Пусть имеется функция времени Ю(1 ),выполнив квантование по уровню и времени, получаем дискретную функцию у (Ф)квантованного времени. Требуется воспроизвести интеграл По формуле прямоугольников Выходным сигнапом предпоженного интегратора является поток приращений ин теграпае Дпя этого,( ( 1 ) дОлжны быть преобразованы в поток единичных прираще ниДпя реализации цифро-частотного преобразования подинтеграпьной функции(У) в поток единичных приращений ЬУ ( 1 ) каждый квант времени депится на 2 циклов итерации. Значение функциик1 ( с) в течение каждого кванта времени постоянно ( 1, а изменение функции() происходит при переходе к спедующему временному кванту, Рассмотрим один квант времени. При этом значение подинтегра пьной функции подразумевается постоянным гдеЬУ(1) = 0 ипи 1;к. - число двоичных разрядов подинтеграпьной функции,Дпя реапизации указанного уравнения предназначена вспомогатепьная переменная, которая формирует квазиравномерный поток единичных приращений путем поспедоватепьного во времени опроса разрядов поаинтеграпьной функции способом частотной модуляции, имеющим спеаующий1 вид11111 Ъ 1 Ъг 1 ЪЭгЪ где Ч 1 - значение 1 -го разряда( 1 );ч = "ч,"В исходном состоянии в И строках бпока памяти 1 находятся интегрируемые переменные, а вспомогательная шэременная обнупена,Счетчик 5 адреса установлен в единицу.Цикл работы интегратора начинается с чтения из бпока 1 памяти разряда пере;:;э;иых, номер которых указан В счетчне 5 аяряз 7 при этОм В сче чике 8 ;аходится код нупя и на первом Выходе аэшифра;ора 9 формируется импульс фЧте Чд В СВАЛЯВ ЧУПЕВОГО ЗНВЧЕНИЯ ВСПО ОГТЕЦ,ной ПЕРЕМЕННОЙ На т +1 );.М Выходе бпока 1 памяти на выходе эпемента -=.: Э появпяетсл единица, Открь- Ва;стцая эпементы 31 2, на Выходах ин.- тсгр.- .;. ;э появпякэтся значения подинте ратьь.",.;.ункпий с ыходов бпока 1 па;.яти Едчнида с выхода эпемента НЕ 3 через эпемент 4 задержки поступает В ;.Нок 3,;мяти у н ОПОР. б итеОапий, ГЬспс - .- дукйаим импупьсом генератора импульсов 7 значение счетчика 8 увепичивается на единицу 4. на Втором Выходэ дешифратора,;Онир ется импульс "Записьф, который записывает еди:.-Нпу с выхода эпементаЗВТЭР З:И В РВЗРЯД ВСПОМОГатЕПЬНой ПЕ- ременной бпока 1 памяти. 1,а спедуюием такте .аботы тенератора импупьсов 7 фсрмируетоя ттупьс, который через эпе- еT г 1 Д "гста навпивает сне тчи 5 ад ;е,;: в единипу переход к следующему Г,ти чтесаций).С сп;,чае единичного значения Вспомо ".;Эпьчой:.эрэ: енной эпсменты И 2 за крыты, а на Выходе эпемента 4 задержки появпяется нопь, Работа бпока 6 итераций происходит в соовесВии с юпоженньм апгоритмом, Однако на третьем такте работы блока 6 итераций импупьс формирутся на выходе эпемента И 11, который увэпичивает состояние счетчика 6 на ед ни иду.Такие цикпы итерации повторяются до перепопнения счетчика 5 адреса, что свидетельствует Об окончании иикпа работы ийтегратОра.Таким Образом цифровой интегратор за счет искпочения режима настройки ему соответствует сброс счетчика адреса э 1 позвопяет при чиспе разрядов интегрируемых переменных 12-16 повьсить быстродействие в 6-8 раз см. ф Ори уп у 1 1, вИспош-.зование изобретения за счет уведи.е 1 п".я быстродействия а также за счет повьшенной степени интеграции эпементов памяти, по сравнению со сдипак:- щими регистрами, позвопяет снизить габариты и потребпяемую мощность, повь- сить надежность интегратора и расширить сферу его праенения, а сцедоватепьно, пает бопьшой экономический эффект.