Устройство для передачи и приема информации

(19) 151) 4 С 08 С 19/28 руц ц ПАТЕКБЗ 1 Е.1 ЛЕТИЯ Бу Ьй 40 1 Е,.А(72и Ал СССР М1983.СР1986,И ПРИЕидетельство 08 С 19/28, етельство С 08 С 19/28, ДЛЯ ПЕРЕДАЧИ относитс лектр теле нативльзовать асс мах ГОСУДАРСТВЕННЫЙ:КОМИТЕТПО ИЮБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56) Авторское У 1120390, кл.Авторское св У 1399797, кл. (54) УСТРОЙСТВО МА ИНФОРМАЦИИ (57) Изобретени связи и может и метрических сис ного сжатия передаваемой информации.Изобретение позволяет повысить информативность устройства. Устройствоосуществляет сжатие на передающейстороне передаваемой информации ивосстановление ее на приемной стороне. Устройство содержит на передающей стороне дюрмирователь 1 порогового сигнала, блоки 2,7,9,12 памяти,пороговые блоки 3,5анализатор 4активности, квадратичный сумматор 6,вычитатель 8, выходной блок 10, иормализатор 11, корреляторы 13, выполненные ка умножнтелях 14 и сумматорах 15, умножители 6, сумматор 17и синхронизатор 18. 5 з.п. ф-лы,11 ил.7 14499 формирователя порогового сигналаи второй управляющий вход третьегоблока памяти объединены и подключены к выходу первого порогового блока,5управляющий вход второго пороговогоблока подключен к второму выходусинхронизатора, выход второго порогового блока соединен с третьим управляющим входом выходного блока и вторымустановочным входом синхронизатора,выходы четвертого блока памяти соединены с соответствующими информационными входами нормализатора и вторымиинформационными входами выходногоблока, второй выход которого соединенс третьим установочным входом синх-ронизатора, восьмые -" одиннадцатыевыходы которого соединены соответственно с соответствующими управляющими 2 Овходами анализатора активности, управляющими входами квацратичногосумматора, управляющими входами четвертого блока памяти и вторыми управляющими входами формирователя .порогового сигнала, на приемной стороневведены блоки памяти пятые выходывходного блока соединены с соответствующими вторыми входами сумматора иинформационными входами нормализато- ЗОра, выходы которого соединены с одноименными информационными входамипервого блока памяти, первый управляющий вход которого подключен к четвертому выходу входного блока, выходыпервого блока памяти соединены ссоответствующими первыми входами соответствующих умножителей, шестыевыходы входного блока соединены с соответствующими информационными входами второго блока памяти,выходы которого соединены с соответствующими вторыми входами соответствующих умножителей, третьи и четвертые выходы синхронизатора соединены 45соответственно с соответствующимиуправляющими входами второго блокапамяти и вторыми управляющими входами первого блока памяти, выходы сумматора являются выходами устройства.2. Устройство по п.1, о т л ич а ю щ е е с я тем, что анализаторактивности содержит вычитатели, элемент задержки, сумматоры и блок памяти, выходы элемента задержки соединены с соответствующими первыми входами первого вычитателя, выходы которого соединены с соответствующими первыми входами первого сумматора,89 18выходы которого соединены с соответствующими первы. и входами блока памяти, выходы второго сумматора соединены с соответствующими первыми входами второго вычитателя, выходы которого со-. единены с соответствующими первыми входами третьего сумматора, выходы которого соединены с соответствующими вторыми входами блока памяти, вторые входы второго вычитателя, объединенные соответственно первые входы второго сумматора, элемента задержки и вторые входы первого сумматора являются соответственно первыми и вторыми информационными входами анализатора активности, объединенные вторые входы первого, второго третьего сумматоров и элемента задержки, третий вход третьего сумматора и объединенные третьи входы первого, второго сумматорови элемента задержки являются управляющими входами анализатора активности, выходы блока памяти являются выходами анализатора активности.3. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что нормализатор содержит блок памяти, сумматор, вычитатель квадратного корня и делитель, выходы блока памяти соединены с соответствующими первыми входами делителя, выходы сумматора соединены через вычитатель квадратного корня с соответствующими вторыми входами делителя, информационные входы блока памяти и сумматора объединены соответственно и являются информационными входами нормализатора, вход сброса сумматора и объединенные соответственно управляющие входы сумматора и блока памяти являются управляющими входами нормализатора, выходы делителя являются выходами нормализатора.4, Устройство по п.1, о т л и - ч а ю щ е е с я тем, что выходной блок содержит коммутатор, счетчик кодера, элемент И, генератор служебных посылок и сумматор, выход элемента И соединен с входом первого счетчика, выходы которого соединены с соответствующими информационными входами второго счетчика, первые вы- . ходы которого соединены с одноименными адресными входами коммутатора, выходы коммутатора соединены с одноименными информационными входами первого кодера, выходы первого, второго кодеров и генератора служебных по 1920449989сылок соответственно с одноименными первыми, вторыми и третьими входамисумматора, информационные входы коммутатора и второго кодера являются соответственно первыми и вторыми информационными входами выходного блока, первый вход элемента И, пер вый управляющий вход второго счетчика, объединенные второй управляю щий вход второго счетчика и управляющий вход первого кодера, первый вход генератора служебных посылок и управляющий вход второго кодера являются первыми управляющими входами 15 выходного блока, объединенные вторые входы элемента И и генератора служебных посылок и третий вход генератора служебных посилок являются соответственно вторым и третьим управ-. 20 ляющими входами выходного блока, выходы сумматора и второй выход вто-. рого счетчика являются соответственно первыми и вторыми выходами выходного блока. 255. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что входной блок содержит дешифратор, демультиплексор, декодеры и накопитель, пер-. вый выход дешифратора соединен с пер- ЭО вым управляющим входом демультиплек сора, первые и вторые выходы которого .соединены с соответствующими информационными входами соответственно первбго и второго декодеров, выходы первого декодера соединены с одноименными информационными входами накопителя, информационные входы демультиплексора и дешифратора объединены соответ-, ственно и являются информационными вхо дами входного блока, тактовый вход и входсброса дешифратора, второй управляющий вход демультиплексора, управляющий вход второго декодера, первый управляющий вход накопителя и объеди ненный управляющий вход второго декодера и накопителя являются управляющими входами входного блока, второй, третий, четвертий и первый выходы дешифратора, выходы накопителя .и выходы второго декодера являются соответственно первым - четвертым, пятым и шестым выходами входного блока6. Устройство по п.1, о т л и ч аю щ е е с я тем, что формирователь порогового сигнала содержит элемент И, счетчик, делитель, блок памяти, блок сравнения и переключатель, выход элемента И соединен с входом счетчика, выходы которого соединены с одноименными первыми входами делителя, выходы которого соединены с одноименными информационными входами блока памяти, выходы которого соединены с одноименными первыми входами блока сравнения и первыми информационными входами переключателя, выход блока сравнения соединен с управляющим входом переключателя, объединенные соответственно вторые входи блока сравнения и вторые информационные входы переключателя, вторые входи делителя и первый вход элемента И являются соответственно первыми, вторыми информационными и первым управляющим входами формирователя порогового сигнала, второй вход элементаИ и управляющий вход блока памяти являются вторыми управляющими входами формирователя порогового сигнала, вь 1 ходи переключателя являются выходами формирователя порогового сигнала.Изобретение относится к электросвязи и может использоваться в телеметрических системах для ассопиативного сжатия передаваемой информации.Цель изобретения - повышение информативности устройства.На Фиг.1 представлена структурная схема передающей стороны устройства; на фиг.2 - структурная схема 10приемной стороны устройства; нафиг.З - Функциональная схема анализатора активности; на Фиг.4 - Функциональная схема нормализатора; нафиг.5 - функциональная схема выходно го блока; на Фиг.6 - Функциональная .схема входного блока; на фиг.7 -функциональная схема формирователяпорогового сигнала; на фиг.8 - функциональная схема блока питания базисных сигналов; на фиг.9 - функциональная схема дешифратора служебных посылок; на Фиг.10 - Функциональнаясхема синхронизатора; на фиг.11форматы передаваемых информационных 25кадров.Устройство для передачи и приемаинформации на передающей стороне(фиг.1) содержит формирователь 1порогового сигнала, первый блок 2 30памяти, первый пороговый блок 3, анализатор 4 активности, второй пороговый блок 5, квадратичный сумматор 6,второй блок 7 памяти, вычитатель 8,четвертый блок 9 памяти, выходнойблок 10, нормализатор 11, третийблок 12 памяти базисных сигналов,корреляторы 13, - 13, выполненныена умножителях 14 и сумматорах 15,умножители 16,-16, сумматор 17 и 40синхронизатор 18, канал 19 связи;на приемной стороне (фиг.2) устройство содержит нормализатор 20, вход"ной блок 21, первый блок 22 памятибазисных сигналов, второй блок 23 45памяти, умножители 24,-24, сумматор25 и синхронизатор 26.Анализатор активности (фиг.З)содержит блок 27 дифференцирования,выполненный на первом вычитателе 28,элементе 29 задержки и первом квадратичном сумматоре 30, блок 31 выделения среднего, выполненный на второмсумматоре-аккумуляторе 32, второмвычитателе 33 и третьем сумматоре 34абсолютных величин, и блок 35 памяти55порогового сигнала,Нормализатор (фиг.4) содержитблок 36 памяти, квадратичный сумма тор 37, вычислитель 38 квадратичногокорня и делитель 39.Выходной блок (фиг.5) содержиткоммутатор 40, второй 41 и первый42 счетчики, элемент И 43, генератор44 служебных посылок, первый 45 ивторой 46 кодеры и сумматор,47Входной блок (фиг.6) содержит дешифратор 48 служебных посылок, демультиплексор 49, первый 50 и второй51 декодеры и накопитель 52.Формирователь порогового сигнала(фиг.7) содержит элемент И 53, счет -чик 54, делитель 55, блок 56 памяти,блок 57 сравнения и переключатель 58.Блок памяти базисных сигналов(фиг.9) содержит регистр 63 сдвига,дешифратор 64, элементы И 65-67 итриггеры 68-70,Синхронизатор (фиг.10) содержитэлемент И 71, блок 72 промежуточнойпамяти, счетчик 73 и блок 74 постоянной памяти.Принципы построения устройстваследующие, Специфическая особенностьчеловеческого зрения позволяет существенно сократить затраты двоичныхединиц информации при передаче изоб-.ражения, содержащего значительноеколичество высших пространственныхчастот,Простейшим индикатором в этом слу-чае может быть пространственное дифференцирование. Оператор дифференцирования для дискретного представления кадра изображения имеет видразностного оператора и может бытьопределен как по строкам так и постолбцам, если использовать большееколичество точек изображения,Например для строкд;(1) где ; - отсчеты кадра изображения.Осреднение квадратов локальных производных по формулем,1, з.(2)11дает средний уровень (доли) высших пространственных частот в исходном сигнале.Для более точного определения порога допустимых искажений, не ухудша(4) Эту Функциональную зависимость можно реализовать, используя известные технические решения,Последовательность кадров изображения, поступающих на вход устройства, представленных в виде векторовМЯ;) . , принадлежит некоторому:(ипространству К Е К . Существуетподпространство К Е К , в котором люйбпй ив 1 б , представляется наваром коэффициентовас ошибкой не более . А. Одним из способов формирования К" является известная процедура ортогонализации Сонина-Шмидта8 и = 8 - , с, Я;, (5) 1где а;(Б атв+ Яя1 Б;Необходимым условием записи новой базисной Функции является превышение ЕЕ. При этом совершенно игВОснорируется тот Факт, что новая базисная Функция не является наилучшей с точки зрения ее информативности. Такая ситуация возникает в том случае, если адаптивный базис сформирован не полностью, а ошибка восстановпения б пс 1 Б;1тельно превышает Г, . Очевидно,что вектор ошибки в этом случае со 3 14 ющих субъек тив но е качество принимаемого изображения, необходимо знать уровень Фона для конкретного кадра, так как наивысшая способность человеческого глаза различать высокие пространственные частоты наблюдается при сильной контрастности иэображения. Для определения уровня Фона можно выполнить следующую обработку исходного кадраф --Е; - -,(, з)1 1 иИмея теперь два параметра, характеризующие свойства поступившего кадра изображения, можно выбрать экспериментально соответствующие уровни допустимых искажений и известными методами линейной регрессии получить зависимостьгде 11 - нормирующий коэффициент;И - количество базисных функций;б - начальное значение порога.Нормирующий коэффициент выбирается так, чтобы при полностью заполненном базисе Е;е = Гмин б напРимеР, ДЛЯ И = 10 рреикс = Об 5 и ЕуийУстройство работает следующим образом. 40 В начальном состоянии накапливающие регистры сумматоров-аккумуляторов Ь,15,30,32 и 34, блоки 12 и 22 памяти и сумматоры 37 нормализаторов 11 и 20 очищены от информации. Счетчики 41, 42, 54 и 60 обнулены, блоки 7,9,12,22 и 23 памяти, накопитель 52 и нормали- заторы 11 и 20 установлены в режим чтения, на выходах пороговых блоков 3 и 5 установлен низкий уровень (0,0). 499894держит незначительное количество новой информации, которая добавляется кинформации, уже накопленной в ассоциативном базисеР 1Одним из способов устранения указанного недостатка может служить процедура адаптивного формирования порога информативного отбора (ошибкивосстановления) для записи новой базисной Функции Я . Данная процедура основана на экспериментальном факте, что ошибка восстановления уменьшается почти экспоненциально с ростом размерности базиса при его оптимальном Формировании. Если теперьформировать базис так, чтобы обеспечить близкий к экспоненциальномузакон уменьшения ошибки восстановления путем искусственного отбора Функций, претендующих на базисные, томожно ожидать увеличения точности 25 восстановления последующих кадров,а это приводит к повышению информативности устройства. Верхний уровеньпорога выбирается из корреляционныхсвойств входного сигнала, но не более З 0 50 Е, а нижний определяется уровнемприемлемых искажений на уровне,2-33.В этом интервале необходимо обеспечить соответствующий закон измененияпорога в зависимости от степени заполнения базиса, например 354499 Синхронизация отдельных блоков устройства осуществляется синхронизаторами 18 и 26, тактируемыми одинаковой опорной частотой Й . Синхронизаторы 18 и 26 находятся в состоянии ожидания.По сигналу "Пуск", запускающему синхронизатор 18, входной вектор- кадр поступает в виде отсчетов парал лельного циФрового кода (к кратно степени двойки, например к = 128) в анализатор 4 активности и блок 7 памяти сигнала, где запоминается и одновременно подается на объединенные 15 инФормационные входы умножителей 1 А. На другие входы умножителей 14 из блока 12 памяти поступают циФровые отсчеты базисных сигналов (сначала нулевые) синхронно с отсчетами вход О ного сигнала. Результаты умножений накапливаются сумматорами 15. Этот режим работы обеспечивается подачей соответствующих серий стробирующих импульсов от синхронизатора 18 на 25 входы управления блоков 4,7,12 и 15, а также предварительной установкой в режим записи блока 7. После выполнения данного цикла работы блок 7 переводится в режим "Чтение". ЗОПо завершению накопления результатов умножений на сумматорах 15 полученные козФФициенты разложения входного сигнала по базисным сигналам устанавливаются на входах умножителей 16 и на входах выходного блока 10. После вычисления коэФФициентов на умножителях 16 и сумматоре 1740 происходит покоординатное восстановление входного сигнала (5), а на вычитателе 8 выполняется покоординатное сравнение исходного сигнала блока 7 с его восстановленной копией с после дующим запоминанием результатов вычитания в блоке 9 памяти ошибки и накоплением суммы квадратов отсчетов вектора ошибки на квадратичном сумматоре 6. Этот цикл работы осуществляется подачей серии синхронных импульсных.последовательностей на управлявщие входы блоков 6,7,9 н 12, причем блок 9 предварительно переводится синхронизатором 18 в режим записи.По завершении операции накопления полученная величина серднеквадратической ошибки сравнивается с пороговыми значениями, которые установлены 89 6на входах пороговых блоков 3 и 5, стробируемых синхронизатором 18,Если ошибка восстановления не больше допустимого уровня искажений, задаваемого анализатором 4 активности для текущего входного кадра, то соответствующие уровни (0,0) пороговых блоков 3 и 5 настраивает выходной блок 10 и синхронизатор 18 на передачу только коэФФициентов разложения входного сигнала и служебной инФормации, соответствующей данному режиму передачи (Фиг.11). В этом случае не производится действий по изменению порога инФормативности Е я , вырабатываемого Формирователем 1 порогового сигнала. После передачи коэфФициентов синхронизатор 18 вырабатывает импульс сброса, который очищает регистры сумматоров 6,15,30, 32 и 34, а также стробирует пороговые блоки 3 и 5, чтобы установить на их выходах нулевые уровни сигналов. На этом цикл преобразования завершается и устройство готово к приему следующего входного вектора-кадра, Синхронизатор 18 возвращается в исходное состояние.Если величина ошибки превышает заданнув Ее, но меньше Ето управлявшие сигналы пороговых блоков 3 и 5 заставляют выходной блок 10 и синхронизатор 18 кодировать и передавать коэФФициенты разложения и отсчеты вектора ошибки в канал 19 связи с соответствующей служебной инФормацией для приемной стороны. Пороговый блок 3 (уровни 1,0) не активизирует свой выход, поэтому синхрониза-тор 18 не вырабатывает в этом случае управляющих сигналов для нормализатора 11 и Формирователя 1, используемых для записи нового базисного сигнала и изменения текущей величины Е,р,Когда ошибка восстановления превышает Е (порог инФормативности), то активнйе уровни (1,1) сигналов с выходов пороговых блоков 3 и 5 на- . страивают выходной блок 10 и синхронизатор 18 на кодирование и передачу в канал 19 связи коэФФициентов разложения, отсчетов вектора ошибки, а также инФормации о записи нового базисного сигнала, содержащейся в со ответствующей служебной кодовой посылке для приемной стороны (Фиг,11). Одновременно с кодированием в этом7 14499 режиме передачи активный уровень с выхода порогового блока 3 устанавливает режим записи н блоке 12 и отсчеты вектора ошибки через нормализатор 11 записиняют н блок 12 памяти базисных сигналов. Это выполняется под действием соответствующих синхроимпульсов от синхронизатора 18, подаваемых на входы управления блоков 9- 12, при этом блок 9 установлен в режим чтения информации.Параллельно с записью отсчетов нового базисного сигнала изменяется величина порога информативности для следующего базисного вектора. Уровень значимости определяется формирователем 1 следующим образом2 Е Восиному = Д+1 3( ) 20 из отсчетов входного сигнала, а полученные разности суммируются по абсолютной величине сумматором 34), При этом блок 35 формирует по известной функциональной зависимости (4) порог допустимых искажений. Таким образом, к началу операции оценивания точности восстановления ня информационных выходах анализатора 4 активности и, следовательно, на соответствующих входах порогового блока 5 и формирователя 1 устанавливается значение необходимого уровня допустимых искажений для обрабатываемого в данный момент кадра изобрежения, Если ошибка восстановления меньше Г , устанавливаемого анализатором 4, то блок 57 сравнения и переключатель 58 формируют порог допустимых искажений Е тех .Равный ЕинарПо завершении цикла преобразования синхронизатор 18 сбрасывает регистры сумматоров 6,15,30,32,34 и 37, затем стробирует пороговые блоки 3 и 5 и передающая сторона готова к обработке следующего вектора-кадра.Ня приемной стороне с помощью входного блока 21 информация декодируется и разделяется на коэффициенты, которые запоминаются в блоке 23 памяти коэффициентов, и на отсчеты вектора ошибки, если они были переданы. Кроме того, входной блок 21 выделяет управляющие сигналы из принятой служебной информации для синхронизатора 26, которые настраивают синхронизатор 26 на соответствующий режим приема и запускают его.После дешифрации управляющих и информационных сигналов. синхронизатор 26 стробирует блок 22 памяти базисных сигналов, аналогичный блоку 12 передающей стороны, и ня умножителях 24 происходит покоординатное умножение отсчетов базисных сигналов на значения коэффициентон из блока 23, а на сумматоре 25 - покоординатное сложение цифровых значений сигналов со всех умножителей с отсчетами векгде Г - полученная ошибка восстаЬосновления для последнего входного вектора-кадра.Для этого соответствующим импуль сом от синхронизатора 18 увеличивается на единицу содержимое счетчика 54 (равное текущему количеству ба-зисных сигналов, записанных в блоке 12) формирователя 1. Так как на пер вом входе элемента И 53 установлен высокий уровень .сигнала от порбгового блока 3 (ошибка превысила порог информативности), то счет разрешен.Далее выполняется деление текущей ошибки восстановления на число, записанное в счетчике 54, делителем 55 и запоминание полученного значения в блоке 56 по импульсу синхронизатора 18Таким образом, на первых входах 40 блока 57 сравнения устанавливается значение порога информативности, которое в следующем цикле обработки очередного входного вектора сравнивается с порогом допустимых искажений, определяемым анализатором 4 активности (начальное значение порога для первого входного вектора равно О).Кяк было указано в начале цикла преобразования очередного вектора- кадра параллельно с запоминанием отсчетов входного вектора-кадра в блоке 7 памяти сигнала на вторые информационнь 1 е входы анализатора 4 активности также поступают отсчеты входного сигнала. По окончании цикла приема кадра на выходах блока 27 дифференцирования (фиг.З) появляется среднее значение производной входного 89 8сигналя согласно (1) и (2), блок 31вычисляет среднее значение входногосигнала ня сумматоре 32, На второмцикле работы передающей стороны(восстановление кадра и сравнение егос исходным) блок 31 выделяет истинноезначение уровня фона по укаэаннойпроцедуре (3) (среднее значениесигнала вычитается вычитателем 3335 40 45 50 55 тора ошибки, поступающих из накопителя 52 входного блока 21, если они бы;- ли переданы, Так происходит восстановление переданного сигнала.При выделении информации о необхо-, димости записи в блок 22 памяти ново- го базисного сигнала из служебной кодовой посылки входной блок 21 настривает синхронизатор 26 на данный режим приема, устанавливает в режим записи блок 22 памяти базисных сигналов, и одновременно с восстановлением входного сигнала отсчеты сигнала ошибки с выходов входного блока21 поступают в нормализатор 20, где нормируются по энергии. Для этого синхронизатор 26 устанавливает в ре, жим записи блок 36 памяти и сумматор 37 нормализатора 20, вырабатывает серию стробирующих импульсов, равную по длине количеству отсчетов в векторе, по которой происходит запоминание входных отсчетов ошибки в блоке 36 и вычисление суммы квадратов квадратичным сумматором 37, После этого синхронизатор 26 переводит блок 36 и сумматор 37 в режим чтения и по аналогичной серии импульсов на выходах нормализатора 20 появляются нормированные делителем 39 входные отсчеты, которые записываются в блок22 памяти базисных сигналов. Аналогично работает нормализатор 11 передающей стороны при записи нового базисного сигнала в блок 12 памяти,Так как блок 22 установлен в режимзаписи, то разрешен счет для счетчика60 (Фиг8) через элемент И 59, и насоответствующем, выбранном демульти-лплексором 61, входе записи-чтенияблока 62 памяти также установлен режимзаписи,при этом остальные блоки 62памяти находятся в режиме чтения,поэтому по серии стробирующих импульсов входные отсчеты из нормализатора 20 записываются в "й блок 62 памяти, затем по синхроснгналу увеличивается на единицу содержимое счетчика,60, тем самым в следующий раздля записи нового базисного сигналавыбирается (1+1)-й блок 62 памяти,Ло сигналу сброса от синхронизатора26 входной блок 21 возвращается вначальное состояние и сигнал записидля блока 22 памяти снимается, синхронизатор 26 возвращается в состояние ожидания,5 10 15 20 25 30 При отсутствии информации о разрешении записи Формирование нового базисного сигналя на приемной стороне не происходит.После восстановления принятого сигнала или записи нового базисного сигнала синхронизатор 26 сбрасывает дешифратор 48 входного блока 21 и сумматор 37 нормалиэатора 20. На этом цикл работы завершается и приемная сторона готова к приему следующего входного сигнала. Такой алгоритм работы позволяет синхронно изменять базисы как на передающей, так и на приемной сторонах устройства.Рассмотрим более подробно работу анализатора 4 активности выходного блока 10 и входного блока 21Анализатор 4 активности вычисляет порог допустимых искажений для текущего входного вектора-кадра. Функциональная схема анализатора 4 приведена на Фиг.3.С поступлением отсчетов входного сигнала в устройство они подаются на вторые информационные входы анализатора 4, при этом по первой серии стробирующих импульсов на сумматоре 32 определяется среднее значение отсчетов, а в блоке 27 дифференцирования текущий отсчет вычитается из предыдущего отсчета при помощи вычитателя 28 и элемента 29 задержки на одинтакт, полученная разность накапливается на квадратичном сумматоре 30,на котором вычисляется среднеквадратическое значение первой производной по входным отсчетам сигнала. В циклевосстановления входного сигнала напервые информационные входы анализатора 4 снова поступают отсчеты входного сигнала и по серии стробирующих импульсов на вычитателе 33 выполняется вычитание из исходных отсчетов их среднего значения, а на сумматоре 34 - накопление абсолютных величин полученных разностей, По концу последнего стробирующего импульса на информационных выходах блока 31 появ- ляется истинная величина уровня Фона, следовательно на информационных выходах блока 35 устанавливаетсяи деиствительное значение допустимых искажений для текущего входногосигнала. По импульсу сброса в концецикла обработки очищаются регистрысумматоров 30,32 и 34 и анализатор 41449снова готов к приему входной информации.На Фиг.5 приведена Функциональнаясхема выходного блока 10 который раЭ5ботает следующим образом,Случай первый,еосЕ те хЕ и нуПороговые блоки 3 и 5 не активизируютсвои выходы (О,О). Синхронизатор 18по нулевым уровням управляющих сигналов настраивается на передачу только коэффициентов, генератор 44 служеб=ных посылок по сигналам пороговыхблоков 3 и 5 настроен на работу вданном режиме. Синхронизатор 18 вырабатывает серию стробирующих импульс"сов для генератора 44, который приэтом Формирует на выходах служебцуюинформационную посылку, сообщающуюприемной стороне о передаче коэффициентов. Одновременно с передачей служебной информации происходит перезапись числа из счетчика 42 в вычитающий счетчик 41 по импульсу от синхронизатора 18 и затем попытка увеличения содержимого счетчика 42 по импульсу счета от синхронизатора 18, но таккак на втором входе элемента И 43низкий уровень сигнала, то увеличениесодержимого счетчика 42 не произойдет.30После передачи служебной информациипо серии стробирующихимпульсов, пода: -ваемых на соответствующий вход кодера 45 коэффициентов и вход вычитаниясчетчика 41, происходит последовательный опрос коммутатором 40 соответствующих групп информационныхвходов, на которых установлены значения коэффициентов, и подключение ихк информационным входам кодера 45 4 Окоэффициентов, который кодирует последние и посылает их через сумматор47 в канал 19 связи. При установлении в счетчике 41 нулевого значенияи активном уровне сигнала синхронизатора 18 на выходе "Заем" счетчика41 появляется активный сигнал, который оповещает синхронизатор 18 оконце передачи, при этом синхронизатор 18 стробирует генератор 44,формирующий сигнал конца передачидля приемной стороны (Фиг.11); затемсбрасывает соответствующие блоки пе- .редающей стороны и переходит в состояние ожидания. 55Случай второй. ЕЕ еЕ и ф Уровни на выходах пороговых блоков 3 и 5 соответственно 0 и 1, следова 12тельно передаются коэффициенты и отсчеты вектора ошибки. Сначала аналогично первому случаю передается служебная информация, настраивающая приемные сторону на режим работы передающей стороны, далее следует перезапись числа из счетчика 47 в счетчик 41, затем синхронизатор 18 вырабатывает импульс счета для счетчика 42, но элемент И 43 не пропускает его на вход счетчика 42, после этого вырабатывается серия стробирующих импульсов для кодера 46 ошибки и блока 9 памяти ошибки, в результате чего в канал 19 связи через сумматор 47 передаются закодированные отсчеты вектора ошибки. Затем, аналогично первому случаю, передаются коэффициенты и посылка о конце цикла передачи. После этого синхронизатор 18 выполняет сброс передающей стороны и переходит в состояние ожидания.Случай третий.,Е еосЕ и ну .Выходы пороговых блоков 3 и 5 находятся в активном состоянии. В этом случае работа выходного блока 1 О полностью аналогична второму случаю, только выполняется увеличение содержимого счетчика 42, так как на втором входе элемента И 43 высокий уровень сигнала, и генератор 44 вырабатывает в этом случае служебную кодовую посылку для приемной стороны, содержащую информацию о разрешении Формирования нового базисного сигнала на приемной стороне. После появления сигнала "Заем" синхронизатор 18 дозаписывает нормированные отсчеты вектора ошибки в блок 12, затем сбрасы-вает соответствующие блоки передающей стороны и переходит в состояние ожидания. На Фиг.6 приведена Функциональная схема входного блока 21 приемной сто, роны. Дешифратор 48 выделяет служебную информацию из входного сигнала, определяет режим работы передающей стороны, по управляющим сигналам настраивает синхронизатор 26 на выработку соответствующих режиму приема синхронизирующих и стробирующих последовательностей импульсов, а также запускает синхронизатор 26, что обеспечивается соответствующей служебной кодовой последовательностью.Таким образом, групповой цифровой входной сигнал поступает на регистр9989 51015Ф2025 30 35 40 45 ч 50 55 13 144 63 сдвига, тактируемый опорной частотой Г. Дешифратор 64 выделяет два сигнала настройки, которые запоминаются сначала в триггере 68, а затем в триггере 69После этого дешифратор 64 формирует сигнал запуска синхронизатора 28, В конце информационного кадра дешифратор 64 выделяет маркер конца передачи, который запоминается в триггере 70 и информирует синхронизатор 26 о конце цикла приема, В конце процесса обработки кадра синхронизатор 26 сбрасывает триггеры 68-70 в исходное состояние.В случае передачи одних коэффициентов выходы дешифратара 48 не активи зированы (0,0), выход синхронизатора 26 не активен, поэтому демультиплексор 42 подключает информационные входы входного блока 21 через декодер 51 коэффициентов к блоку 23 памяти коэффициентов, предварительно установленный в режим записи, в который по серии синхроимпульсов записываются декодираванные декодером 51 отсчеты коэффициентов.Если количество коэффициентов меньше максимального, та после сигна-, ла передачи на выходе декодера 51 устанавливается нулевое значение, а синхронизатор 26 заполняет оставшиеся ячейки памяти блока 23 нулевыми отсчетами и переводит блок 23 в режим чтения. Поэтому принятые коэффициенты записываются всегда в строго определенные ячейки памяти согласно их порядковому номеру. После завершения цикла восстановления синхраниза тор 26 устанавливает дешифратор 48 в исходное состояние, а сам переходит в состояние ожидания.Если были переданы отсчеты вектора ошибки и коэффициенты (уровни настройки 0,1), то дешифратор 48 и синхронизатор 26 через демультиплексор 49, при установленном на его адресном входе сигнале синхронизатора 26, и декодер 50 ошибки записывают отсчеты вектора ошибки в накопитель 52 ошибки, для которого установлен ре жим записи и вырабатываются стробирующие импульсы. Затем принимаются коэффициенты аналогично рассмотренной процедуре. Если числа коэффициентов меньше максимального, то после сигнала конца передачи синхронизатор 26 заполняет нулями оставшиеся ячейки памяти блока 23. Синхронизатор 26 в этом режиме приема не Формирует упрочнянщих сигналов для нормализатора 20, блока 21 для записи отсчетов вектора ошибки, так как Формирование нового базисного сигнала запрещено. После завершения цикла восстановления синхронизатор 26 устанавливает дешифратор 48 в исходное состояние, а сам переходит в состояние ожидания.В третьем случае при передаче отсчетов вектора ошибки, коэффициентов и служебной информации о записи нового базисного сигнала работа входного блока 21 полностьн аналогична рассмотренной, только разрешается запись нового базисного сигнала через нормалиэатор 20 в блок 22 памяти базисных сигналов. После завершения цикла формирования нового базисного сигнала синхронизатор 26 устанавливает дешифратор 48 в исходное состояние, а сам переходит в состояние ожидания.Синхронизатор 18 (26) работает следующим образом, По импульсному сигналу запуска сбрасывается счетчик 73 и на соответствующем выходе блоки ровки блока 74 постоянной памяти, подключенном к второму входу элемента И 71, устанавливается высокийуровень сигнала, импульсы тактовойчастоты поступают на счетный входсчетчика 73, который начинает перебирать адрес блока 74, и на соответствунщих выходах блока 74 появляются управляющие импульсные последовательности. Три адресных входа блока 74 служат входами управления (переключения последовательностей) синхронизатором 18 (26), управляемым пороговыми блоками 3 и 5 и выходным блоком 10 (входным блоком 21 для приемной стороны). Синхронизатор 18 (26) формирует управляющие сигналы до тех пор, пока на выходе блокировки блока 74 не установится низкий уровень, запрещающий прохождение тактовой частоты на вход счетчика 73.Переклнчение (настройка) синхронизатора 18 (26) происходит путем стробирования блока 72 памяти сигналом записи с соответствующего выхода блока 74. В блок 72 памяти при этом записываются сигналы, установленные на его входах. Очистка содержимого блока 72 памяти выполняется при запуске синхронизатора 18 (26),Сравнение эффективности работы устройства с базовым объектом выпалнялось при одинаковом входном сигнале. В качестве входного сигналаиспользовался белый шум, пропущенныйчерез низкочастотный Фильтр с задан 5ными параметрами. При размерноетивходного вектора 64 точки и заданнойсредней точности восстановления 1%формирование базиса предлагаемогоустройства завериилось на 23-м векторе, а известного - на 31-м йекторе,следовательно степень сжатия возрослапочти на 30%. Кроме того, сокращение.числа базисных векторов, требующихдорогостоящих устройств памяти, приводит к уменьщению затрат на них, атакже сокращает время обработки сигналов после Формирования базиса. Таким образом, информативность предло-,женного устройства выше не менее,чем на 100% информативности известного,Ф о р м у л а изобретения251. Устройство для передачи и приема информации, содержащее на передающей стороне синхронизатор, первый,второй,.третий - седьмой выходы кото.рого соединены соответственно с управ З 0ляющим входом первого блока памяти,управляющим входом первого порогового блока, соответствующими управляющими корреляторов, первыми управляю-щими входами выходного блока,управляющими входами второго блокапамяти, управляющими входами нормализатора и первыми управляющими входамитретьего блока памяти, выход первогопорогового блока соединен с вторым ц 1управляющим входом выходного блокаи первым установочным входом синхронизатора, выходы нормализатора соединены с одноименными информационными входами третьего блока памяти, 45выходы которого соединены с соответствующими первыми входами соответствующих умножителей, выходы которыхсоединены с соответствующимивходами сумматора, выходы корреляторов соединены с соответствующими пер-.выми информационными входами выходного блока, информационные входы второго блока памяти, вход "Пуск" и тактовый вход синхронизатора являютсясоответственно информационными входами, входом "Пуск и первым тактовымвходом устройства, первые выходывыходного блока передающей стороны соединены через канал связи с соответствующими информационными входамивходного блока приемной стороны,первый - четвертый выходы и управляющие входы входного блока соединенысоответственно с входом "Пуск", первым - третьим установочными входамии соответствующими первыми выходамисинхронизатора, вторые выходы синхронизатора соединены с соответствующими управляющими входами нормализатора, умножители, выходы которыхсоединены с соответствующими первымивходами сумматора, тактовый входсинхронизатора приемной стороны является вторым тактовым входом устройства, о т л и ч а ю щ е е с ятем, что, с целью повышения. информативности устройства,. в него на передающей стороне введены формировательпорогового сигнала, анализатор активности, второй пороговый блок, квадратичный сумматор, вычитатель и четвертый блок памяти, выходы второгоблока памяти соединены с соответствующими первыми входами вычитателяи первыми информационными входамианализатора активности, выходы которого соединены с соответствующимипервыми информационными входамивторого порогового блока и формирователя порогового сигнала, выходы которого соединены с соответствующимиинформационными входами первого блокапамяти, выходы которого соединеныс соответствующими первыми информационными входами первого пороговогоблока, первые информационные входыкорреляторов и вторые информационныевходы анализатора активности объединены соответственно и подключены кинформационным входам устройства,вторые информационные входы корреляторов подключены к соответствующимвыходам третьего блока памяти, вторыевходы умножителей подключены к соответ-.ствующим выходам одноименных корреляторов, выходы сумматора соединеныс соответствующими вторыми входамивычитателя, выходы которого соединены с соответствующими информационными входами четвертого блока памяти и квадратичного сумматора, выходы которого соединены с соответствующими вторыми информационнымивходами первого, второго пороговыхблоков и Формирователя пороговогосигнала, первый управляющий вход