Устройство для испытания электронных схем

(21) 38 (22) 02 (46) 07 (71) Мо институ (72) М. (53) 62 (56) Ав Ф 11164 физический А.Иван 1.317. торско 31, кл рское 7, кл. 99(088.8) свидетельство С С 06 Г 11/00, 1 видетельство ССС С 06 Г 15/46, 19 СР84. В 92 Тфро вой достотью Н м ОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГННТ СССР 54) УСТРОЙСТВО ДЛЯ ИСПЫТАНИЯ ЗЛЕОННЫХ СХЕМ57) Изобретение относится к циехнике и служит для повьппенияерности контроля. Устройство сит сумматоры 3.1-3.п по модулюегистры 5.1-5.п сдвига разрядигде Я - степень образующегосногочлена с коэффициентами изГ(2 ). Введение блока 4 делени 80144998 поле СГ(2 ), блоков 6,1-6 с умножения в поле СГ(2 ), где с, - число ненулевых коэффициентов образующегосян% многочлена,ф(Х) = аХ + + а Х + ++ аХ + а , позволяет для лионнейного устройства использовать принцип суперпозиции, из которого следует, что полученная сигнатура (С) Бя равна сумме СВв и 8. Таким образом, для обнаружения искажений в анализируемых последовательностях необходимо и достаточно, чтобы С последовательности ошибок была отлична от нуля, т.е. многочлен последовательности ошибок не делился нацело многочленом Ч (Х). 11 редложенное устройство обеспечивает обнаружение всех одиночных ошибок независимо от длины входных последовательностей, всех двойных ошибок при длине входных последовательностей ш(2 - 1)(2 - 1) и всех пакетов длиной Ь ( М, 2 ил.ф(Х) = Р (Х ) Х 144998Изобретение относится к цифровой технике и может использоваться в контрольно-испытательной аппаратуре.Цель изобретения - повышение дос 5 товерности контроля.На Фиг,1 приведена структурная схема устройства; на Фиг.2 - схема конкретной реализации устройства для случая п = 2, Ы = 8, Р (Х) Х + Х 1 О + Х + Я - примитивный многочлен над СР(2 г)Оу 1 рЯ р О ) у с 3,Устройство для испытания электронных схем имеет тактовый вход 1, инФормационные (контролируемые) входы 15 2.1-2.п, где и - число информационных входов устройства, сумматоры 3.1-3.п по модулю два, блок 4 деления в поле СР(2"), регистры 5.1-5.п сдвига разрядностью М, где Б - степень образу О ющего многочлена с коэффициентами иэ поля СР(2"), блоки 6.1-6,Г умно-жения в поле СР(2"); где- число ненулевых коэффициентов образующего,Имногочлена Ф (Х) = аХ ++ а;Х 25 ++ а,Х+ а . Блок 4 деления осуществляет деление на величину а,. Величины на которые происходит умножение в блоках 6.1-6, ь , определяются соответствующими коэффициентами 3 О образующего многочлена. Тактовый вход 1 устройства соединен с тактовыми входами регистров 5.1-5.п сдвига, выходы разрядов которых, соответствующие ненулевым коэффициентам образующего многочлена, соединены с входами соответствующих блоков 6,1- 6, Г умножения в поле СР, 1 е выходы которых, где 1 = 1,п, соединены с входами 1-х сумматоров 3 1 4 О по модулю два, последние входы которых соединены с 1-ми информационными входами устройстваВыходы сумматоров 3.1-3.п по моду. лю два соединены с входами блока 4 деления в поле СР(2 ), выходы котороиго соединены с информационными входами регистров 5.1-5.п сдвига, выходы которых являются выходами устройства,На фиг.2 показана схема конкретной реализации устройства для случаяУ (Х Хв + Х э+ + Х + Я - примитивный многочлен над СР(2 ) щ Г 0,1, Я, И где И Я+ Я + 1 = О, Я - примитивный эле 1 55 мент поля СР(2 ), =: 3. В рассматриваемом случае блок 4 деления в поле СР(2 ) реализован на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 7, блоки 6.1-6,3 умножения осуществляют умножение на -.так как соответствующие,ненулевые коэффициенты а 8, аэ и а, образующего многочлена равны 1Умножение на 1 эквивалентно простой передаче сигналов с входов блока на выходы без изменения (по этой причине блоки 6 на фиг.2 показаны пунктиром).Устройство работает следующим образом.Перед началом работы регистры 5 устанавливаются в нулевое состояние. Цепь установкив исходное состояние на Фиг.1 и 2 условно не показана, Синхросигналы проверяемого иэделия подаются на вход 1, контролируемые выходы - на входы 2. Устройство осуществляет сжатие длинных двоичных последовательностей, реакций объекта контроля (ОК) на входные тестовые воздействия в короткий (обычно шестнадцатиразрядный) двоичный код - сигнатуру, которая затем сравнивается с кодовым эталоном, полученным для работоспособносго изделия. На основании результата сравнения делается вывод о техническом состоянииОК, так как наличие неисправностей проявляется в виде искажений его выходных последовательностей.Процесс получения сигнатуры заключается в делении многочлена входных последовательностей А(Х), коэффициенты которого определяются видом соответствующих двоичных наборов, а степень равна длине ш контролируемых последовательностей, на характеристический многочлен ф (Х) устройства, который связан с образующим, определяющим характер обратных связей, сле" дующим образом Код, получающийся в регистрах устройства после прохождения ш синхроимпульсов(сигнатура), однозначно соответствует остатку от деления много- члена А(Х) на многочлен ф (Х).Анализируемый вектор А = ГА, А А можно представить как сумму векторовпоследовательностей без ошибок В = В,В;В,и вектора ошибок С = С1еС 1оСЛ причем для любых А;, В;, С., справед. ливо А; = (В; + С;) СР(2 ), 1 = 1,Т 9Составитель П,Помякшева Техред М.Дцдык Корректор С,Черн актор В.Д Заказ 6967/48 Тираж 704. НИИПИ Государственного комитета по изобретени 113035, Москва, Ж, РаушскаяПодписноеи открытиям при Габ., д. 4/5 изводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,3 14499Положительный эффект от использования изобретения заключается в повышении достоверности контроля, Так как предложенное устройство является5 линейным, можно воспользоваться принципом суперпозиции, из которого следу. ет, что полученная сигнатура БА равна сумме сигнатур Бв и Б . Таким образом, для обнаружения искажений в анализируемых последовательностях необходимо и достаточно, чтобы сигнатура последовательности ошибок была отлична от нуля, т.е. многочлен по-. следовательности ошибок не делился нацело многочленом Р (Х). Предложенное устройство обеспечивает обнаружение всех одиночных ошибок независимо от длины входных последовательностей, всех двойных ошибок при длине 20 входных последовательностей ш й(2 " - 1)/(2 - 1) и всех пакетов ошибок длиной ЬН. Под кратностью ошибок здесь понимается количество искаженных двоичных наборов, 25 формула изобретенияУстройство для испытания электронных схем, содержащее и сумматоров 88 4по модулю два по числу информационных входов и и регистров сдвига, тактовые входы которых объединены и соединены с тактовым входом устройства, информационные входы устройства соединены с входами соответствующих по модулю два, выходы регистров сдви" га являются выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, оно содержит блок деления в поле СР(2 ) и с блоков умножения в поле СР(2 ), где о - число ненулевых коэффициентов образующего много- члена, причем выходы разрядов регистров сдвига, соответствующих ненулевым коэффициентам образующего многочлена, соединены с входами соответствующих блоков умножения в поле СР(2 ), 1-е выходы которых, где 1 = 1,п соединены с оставшимися входами -х сумматоров по модулю два, выходы сумматоров по модулю два соединены с вхоя дами блока деления в поле СР(2 ), выходы которого соединены с информационными входами регистров сдвига.