Устройство адресации к динамической памяти

(50 4 С 06 Г 12/00 ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙОПИСАНИЕ ИЗОБРЕТЕНИН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(57) Изобретение относится к вычис 801444785 А 1 лительной технике и макет быть использовано при построении быстродействующих микроЭВМ. Целью изобретения является повьппение быстродействия устройства за счет ускоренногоформирования адресов при последовательных обращениях к ячейкам, расположенным внутри страницы. При обращении к накопительным блокам и совпадении номеров текущей и предьвцущейстраниц выполняется режим ускоренного (страничного) доступа к ячейке.При этом время доступа к ячейке сокращается вдвое. 13 ил.7 1" 4 регистров старших разрядов адреса с первого по К-й соединены с информационным входом магистрального формирователя, управляющие входы дешифраторов с первого по третий соедине 5 ны с первыми, четвертым и пятым выхо" дами блока управления, вход сброса первогь триггера соединен с первым выходом блока управления, вход сброса второго триггера соединен с шестым выходом блока управления и с входом общей установки в "1" регистра выбора строки, выход генератора импульсов соединен с входом синхронизации второго триггера, инверсный выход которого соединен с входом признака запроса на регенерацию памяти блока управления, вход и выход элемента НЕ соединены соответственно с управляющим входом регистра адреса и входом синхронизации первого триггера, инврсный выход которого соединен с входом признака запроса на обслуживание процессора блока управления, информационные входы первого и второго триггеров соедине 788ны с входом уровня логической единицы устройства, счетный вход счет-чика соединен с вторым выходом блока управления, седьмой выход которого соединен с входом общего сброса регистра выбора строки, выход которого соединен с информационным входом второго мультиплексора и с выхо дом выбора строки устройства, выход второго мультиплексора соединен с входом признака наличия сигнала выбора строки блока управления,: выход первого дешифратора является выходом выбора столбца устройства, выход второго дешифратора соединен с входом поразрядного сброса регистра выбора строки, разряды выхода третьего дешифратора соединены с соответствующими разрядами входа поразрядной установки в "1" регистра выбора строки и входами соответствующих элементов НЕ группы, выходы которых соединены с входами записи соответствующих регистров старших разрядов адреса с первого по К-й.РЮ оставитель И.Анд ехред А.Кравчук в Корректор Н,К Редактор О.Спесивых с Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,г каз 6507/49 Тираж 704 ВНИИПИ Государственног по делам изобретений 113035, Москва, Ж, Ра14447Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих микроЭВМ. 5Целью изобретения является повышение быстродействия устройства за,счет ускоренного формирования адресов при последовательных обращениях к ячейкам, расположенным внут Ори страницы.На фиг.1 приведена функциональ. ная схема устройства; на фиг.2 -пример реализации накопительногоблока; на фиг.З - пример реализации регистра выбора строки; на фиг,4 пример реализации блока управления;на фиг.5 - пример реализации логического блока; на фиг.б - пример расположения адресного пространства; 20на фиг.7 - временные диаграммы работы динамических элементов памяти;на фиг.8 - временная диаграмма регенерации данных; на фиг.9,:10 - временные диаграммы работы элементовпамяти в режимах страничной записии считывания; на фиг.11, 12 и 13 -временные диаграммы работы блока управления в режимах сокращенного цикла, полного цикла и при регенерации 30 данных.Устройство (фиг.1) содержит инакопительных блоков 1 - 1 (и далее принято. равным 8), регистр 2 адреса, магистральные формирователи 35, двоичный счетчик 6, генератор 7 импулвсов, блок 8 управления, а также и компараторов 9 -9, и регистров 10- 10 старших разрядов адреса, группу и элементов НЕ 11, - 40 11, элемент НК 12, мультиплексоры 13, 14, регистр 15 выбора строки, дешифраторы 1618, триггеры 19,20 и элемент И-НЕ 21, вход 22 адреса устройства, вход 23 выборки последовательных блоков, информационный вход 24 накопительных блоков, информационный вьмод 25 накопительных блоков, первый выход 26 блока управления, выход 27 ответа устройства, вход 28 запуска устройства, входы 29 и50 30 начальной установки блока 8 управления и устройства соответственно, первый 31 и второй 32 выходы блока управления, группу 33 старших и группу 34 младиих разрядов а 4 реса выход35 адреса устройства, группу 36 управляющих разрядов регистра адреса, вход 37 признака совпадения страниц 85 гблока 8, четвертый 38, пятый 39 и шестой 40 выходы блока управления, третий вход 41 признака запроса на регенерацию памяти и вход 42 запроса на обслуживание процессора блока 8 управления, информационные входы 43 первого и второго триггеров, седьмой выход 44 блока управления, выход 45 выбора строки устройства, входы 46 выбора строки накопительных блоков, вход 47 признака наличия сигнала в.- борки строки блока 8 управления, выход 48 выбора столбца устройства.Выходы дешифратора 16 соединены с индивидуальными входами 48, - 48 выбора столбца и накопительных блоков 1, " 1. Выходы дешифратора 17 соединены с разрядньии входами 49 установки в нуль регистра 15. Выходы дешифратора 18 соединены с разрядными входами 50 установки единицы регистра 15 и с входами элементов НЕ 11 - 11, выходы которых соединены с управляющими входами регистров 10- 10.Накопительный блок 1,(1=1,2,и), показанный на фиг.2, содержит ш БИС запоминающих устройств.51,-51(ш - разрядность слов, хранимых в ОЗУ). БИС 51 (1=1,2ш) содержит группу адресных входов 52, соединенных с группой адресных входов 35 блока 1;, вход записи 53 соединенный с входом 23 блока 1 вход 54 выбора строки, соединенный с входом 46 блока 1., вход 55 выбора столбца, соединенный с входом 48; блока 1;, вход 56 данных, входящий в состав группы входов 24 блока 1 выход 57 данных, входящий в состав группы выходов 25 ,блока 1; .Регистр 15 сигналов выбора строки в приведенном на фиг,З примере (и=8) содержит элементы И 58, 59 и регистр 60, состоящий из триггеров 61. Входы 50 регистра соединены с первыми вхо дами элементов И 58, вторые входы которых соединены с входом 44 регистра 15. Входы 49 регистра 15 соединены с первыми входами элементов И 59, вторые входы которых соединены с входом 40 регистра 15. Выходы элементов И 58 и 59 соединены с входами установки единицы и нуля триггеров 61 регистра 60, выходы которого являются выходами 45 регистра 15.Блок 8 управления (фиг.4) содержит генератор 62 импульсов, входной44785 314регистр 63, выходной регистр 64, элементы И 65, 66, элемент НК 67 и логический блок 68. Первый вход 69 логического блока 68 соединен с входом37 блока 8 управления, второй 70 итретий 71 входы блока 68 соединеныс выходами первого и второго разрядов входного регистра 63. Четвертыйвход 72 блока 68 соединен с входом47 блока 8. Первый - десятый 73 - 82выходы логического блока 68 соединены с информационными входами первого - десятого 83 - 92 разрядоввыходного регистра 64.Выходы восьмого - десятого 90-92разрядов выходного регистра 64 .соединены с пятым - седьмым 93-95 входами логического блока 68. Выходыпервого - седьмого 83-89 разрядоввыходного регистра 64 соединены соответственно с выходами 31,32 блока8, с первым входом элемента И 65,с выходами 38, 39,44 блока 8 и спервым входом элемента И бб, выходкоторого соединен с выходом 40 бло"ка 8. Выход, элемента И 65 соединенс выходом 26 блока 8.Информационные входы первого ивторого разрядов входного регистра63 соединены с. входами 42 и 41 бло-ка 8. Вход 29 блока 8 соединен с входами установки единицы регистров63,64 и с вторыми входами элементовИ 65, 66. Выход генератора 62 импульсов соединен с входом синхронизации регистра 63 и с входом элемента НЕ 67, выход которого соединен;с входом синхронизации регистра 64.Блок 68 может быть выполнен в виде ПЗУ, ПЛМ или комбинационной схемы из стандартных логических элементов, как .показано в примере, приведенном на фиг.5, где блок 68 содержит элементы НЕ 96-100, элементыИ-НЕ 101-104, элементы И 105-112 идешифратор 113.Вход .69 блока 68 соединен с входом элемента НЕ 96, выход которого соединен с первыми входами элементов . И-НЕ 101 и 102. Вход 70 блока 68 соединен с первым входом элемента ИНЕ 104 и с входом элежнта НЕ 97, выход которого соединен с вторым входом элемента И-НЕ 102 и с первым входом элемента И-НЕ 103. Вход 71 блока 68 соединен с входом элемента НЕ 99, выход которого соединен со вторым входом элемента И-НЕ 104. Вход 72 блока 68 соединен с входом элемента НЕ 98, выход которого соединенс вторым входом элемента И-НЕ 101 и 5с третьим входом элемента И-НЕ 102.Входы 93-95 блока 68 соединены синформационными входами дешифратора113. Выход 114 дешифратора 113 соединен с входом элемента НЕ 100, выход которого соединен с третьим входом элемента И-НЕ 104, с вторым входом элемента И-НЕ 103 и с четвертымвходом элемента И-НЕ 102. Выход 1 15дешифратора 113 соединен с первым 15 входом элемента И 105, второй входкоторого соединен с выходом элемента И-НЕ 102, а выход - с выходом 75блока 68 и с первым входом элементаИ 106, выход которого соединен с выходом 80 блока 68, Выход 116 дешифратора 113 соединен с выходом 78 блока 68 и с первыми входами элементовИ 108 и 112.Выход 117 дешифратора 113 соеди нен с выходом 76 блока 68 и с первымивходами элементов И 109 и 111. Выход118 дешифратора 113 соединен с первымвходом элемента И 110, второй входкоторого соединен с выходом элементаИ-НЕ 104, с вторым входом элементаИ 108 и с первым входом элементаИ 107, второй вход которого соединенс выходом 119 дешифратора и с вторымвходом элемента И 106, третий входкоторого соединен с выходом элементаИ 108 и с выходом 73 блока 68.Выход элемента И-НК 101 соединенс третьим входом элемента И-НЕ 103,выход которогоо соединен с.выходом77 блока 68, с вторыми входами элементов И 109, 112, выходы которых соединены с выходами 74 и 82 блока 68.,Выход элемента И 110 соединен стретьим входом элемента И 112 и с 45вторым входом элемента И 111, выходкоторого соединен с выходом 81 блока68. Выход элемента И 107 соединенс выходом 79 блока 68.Эпюра 120, приведенная на фиг.б,показывает возможный вариант распределения адресного пространства ОЗУмежду накопительными блоками 1- 15 14447бита данных в БИС запоминающего уст-,ройства 513 (3=1,2ш), см.фиг.2.Эпюры 126- 130, приведенные на фиг,7 б,соответствуют режиму считывания битаиз БИС 513 .Эпюры 131 и 132 (фиг.8) соответствуют режиму регенерации информационных битов, хранимых в "строке" накопительной матрицы, размещенной внут1ри БИС 51.Эпюры 133-137, приведенные нафиг.9, соответствуют страничному режиму записи; эпюры 138-142 (фиг.10)страничному режиму считывания инфор Бмации из БИС 51.Эг 1 юры 121, 126, 131, 133, 138отображают сигнал КАБ на входе 54БИС 513; эпюры 122, 127, 134, 139сигнал САБ на входе 55 БИС 513; эпюры 123, 128, 132, 135, 140 - адресные сигналы А на входах 52 БИС 513;эпюры 124, 129, 136, 141 - сигналзаписи В на входе 53 БИС 513; эпюры125, 137 - сигнал входных данных 0 25на входе 5 Ь БИС 511; эпюры 130, 142 -сигнал выходных данных 1), на выходе57 БИС 513,Зпюры 143-151 (фиг,11), 152-163(фиг, 12), 164-174 (фиг. 13) соответст" Зовуют сокращенному циклу работы устройства, полному циклу работы устройства и циклу регенерации даи ых,Зпюры 143, 152 и 164 отображают сигнал С 1 на выходе генератора 62 импульсов; зпюры 144, 153 и 165 - сигнал Нхе на входе 69 блока 68; эпюры 145, 154, 1 Ь 6 - .сигнал КАК г, на входе 72 блока Ь 8; эпюры 146, 4 и 155 и 167 - сигнал 118 на выходе 70 регистра 63; эпюры 147, 159 - сигнал КСАН на выходе разряда 85 регистра 64; эпюры 148, 160, 172 - сигнал ТО на выходе разряда 90 регистра 46 64; эпюры 149, 161 173 - сигнал Т 1 иа выходе разряда 91 регистра 64; эпюры 150, 162, 174 - сигнал Т 2 на гзыходе разряда 92 регистра 64; эпю,ра 156 - сигнал ЯКЛБ на выходе разряда 87 регистра 64; эпюра 157 сигнал а иа выходе разряда 84 реги тра 64; эпюр 158 - сигнал ККА Б,. на ьыходе разряда 86 регистра 64 эиюры 151, 163, 168 в . сигнал 1 Г на выходе 71 разряда ре истра 63; эпюра 169 сигнал БКС иа выход разряда 89 регистра 64; эпора 170 - сигнал Ъ на выходе разряда 83 регистра 64; эпю 8 с 6ра 171 - сигнал ККС на выходе разряда 88 регистра 64.Устройство работает следующим образом.Работа процессора ЭВЙ, с памятью характеризуется тем, что адреса ячеек, к которым обращается процессор, не являются случайными, а груп- пируются в некоторые множества, относительно стабильгые во времени, Зто связано с тем, что программы имеют циклический характер, а данные, которыми оперирует процессор, чаще всего не "разбросаны по памяти, а сосредоточены в виде одного кни нескольких массивов.Области памяти Р 1, Р 2 и РЗ, как предполагается, представляет собой область программы, область локальных данных и область глобальных данных, которыми оперирует процессор в течение относительно длительного промежутка времени.Адрес, поступающий из процессора (19 разрядов), запоминается в регистре 2 (см.фиг,1). Старшие 8 разрядов адреса А 12-А 19 делят адресное пространство ОЗУ на 2 = 256 групп, каждая из которых содержит 2= 2" = 2 К слов,. как показано на фиг,6. В свою очередь, каждая группа из 2 К слов делится тремя разрядами адреса А 11, А 10, Л 9 на 2 = 8 зон ВО - В 7 по 256 слов в каждой. Существенно, что каж дая зона физически размещена в своем накопительном блоке из множества бло- КОВ 1 18Адреса 0-255, соответствуют зоне ВО и накопительному блоку 1,; адреса 256 - 511- зоне В 1 и блоку 1 и т.д. Адрес 2047 соответствует зоне В 7 и блоку 1, а адрес 2048 , зоне ВО и блоку 1 как и нулевой адрес. Т.е. блок 1 хранит не сплошной массив ячеек ОЭУ с последовательно возрастаюшими адресами, а 256 разрозненных фрагментов массива - 256 зон ВО, показанных на фиг.6. То же относится и к блокам 1 г,Области Р 1, Р 2, РЗ размещены в адресном пространстве случайньм образом.На фиг,6 показана одна из возможных (благоприятных) ситуаций, когда область Р 1 попадает в зону В 6, область Р 2- в зону В 7 и область РЗ- в зону В 4. Т.е. текущий фрагмент программы размещен в блоке 1 а14 данные, которыми она оперирует, в блоках 1 и 1 . Такое или иное . бесконфликтное попадание областей Р 1, Р 2 и РЗ в блоки 1 - 1 обеспечивает максимальный выигрыш в быстро. действии. С другой стороны, выигрыш полностью отсутствует если области Р 1, Р 2 и РЗ попадают в один и тот же блок из ряда 1, - 18. Однако вероятность такой ситуации невелика:1 1 1 18 8 8 512С учетом наличия восьми равноправных блоков 1 - 1 вероятность одновременного попадания областей Р 1, Р 2 и РЗ в один из блоков ряда 1- 18 в восемь раз большая,1512 64Прицналичии конфликтов между двумя областями из трех быстродействиетеряется только при строго попеременных обращениях процессора к конкурирующим областям,При бесконфликтном отображенииобластей Р 1, Р 2 и РЗ на блоки 1,- 1оказывается возможным использоватьодновременно в трех соответствующимиблоках режимы страничной записи исчитывания, описанные ранее (см.фиг.9, 10), при которых время доступа к ячейкам памяти сокращается.После совершения очередного цикларегенерации (см.фиг.8) устройствопереходит в исходное состояние, прикотором сигналы ВАБ, САБ, поступакещие на все БИС 513 всех блоков 11,принимают пассивное значение (Н).При первом (после регенерации)обращении .процессора в областьР 1(Р 2, РЗ) на входах блока 1 (1 р,1) формируется пара сигналов ВАБСАБ, причем сигнал ВАБ не снимается,а номер страницы (разряды А 12-А 19,группа 33) запоминается в регистре10 р(10, 10). Т.е. при первом обращении реализуется начальный участок временной диаграммы, приведеннойна Фиг.9 или фиг.10 с запоминаниемтекущего номера страницы. При последующем обращении процессора вобласть Р 1 (Р 2, РЗ) компаратор 9(9 в 9) регистрирует совпадениепоступившего номера страницы с ранее использованнм. Это означает,что создались условия для продол 44785 8жения начатого ранее страничного режима работы выбранного накопительного блока (см.фиг.9, 10). Поэтому5с помощью блока 8 управления и дешифратора 16 вырабатывается импульсный сигнал САБ, поступающий в блок1,(18, 1), а сигнал ВАБ, поступающий в блок 17(18, 1), по-прежнему10 остается в активном состоянии (Ь),А течение промежутка времени между циклами регенерации (16 мкс) процессор многократно, в нужной емупоследовательности обращается к15 области программы и данных (Р 1, Р 2и РЗ); при этом в блоках 1, 1 и1 реализуются режимы страничной .записи и считывания.Если номер текущей страницы три20 обращении к блоку 1(1, 1 ) не совпадает с ранее принятым на регистр10,(10, 10), то блок 8 управленияформирует последовательность сигналов, обеспечивающих снятие сигнала25 ВАБ с входа 46 7(46, 46 ) с последунгщей отработкой процедуры первогообращения к ячейке памяти.в страничном режиме (см.начальные участки временных диаграмм приведенных на30 фиг.9 и 10). При этом номер первойстраницы запоминается в регистре10 (10, 10 ) в расчете на то, чтов дальнейшем можно будет продолжитьработу в страничном режиме. При обработке очередного запроса на регенерацию устройство возвращается впассивное состояние, при котором, вчастности, ранее накопленные в регистре 15 сигналы ВАБ переходят в40 состояние Н,Устройство приводится в исходноесостояние при поступлении Ь-уровняна вход 30 начальной установки (см,фиг. 1); при этом .на входы 23 и 2845 поданы Н-уровни. Сигнал с входа 30устройства поступает на вход 29 блока 8 управления и далее (см.фиг.4)устанавливаются в единичное состояние регистры 63 и 64, на выходахкоторых устанавливаются Н-уровни. Вто же время сигнал сброса (Ь) воздей-.ствует на входы элементов И 65 и 66и передается на их выходы, что приводит к сбросу триггеров 19, 20 (наих нулевых выходах устанавливаютсяН-уровни) и к установке всех разрядов регистра 15 в единичные состояния (Н-уровни на выходах). Нй время действия сигнала сброса открывается14447 дешифратор 1 Ь и на один из блоков1 - 1 поступает сигнал САБ, что,3однако, не может привести к искажению хранимой в блоке информации,поскольку на входе 23 (Ж) присутствует Н-уровень. Начальная установкаустройства завершается снятием Ьуровня с входа 30,Устройство работает в трех режимах: сокращенного цикла, полногоцикла и регенерации.Режим сокращенного цикла.Соответствует рассмотренной. ранее благоприятной ситуации, когда 15текущий номер страницы совпадаетс предыдущим, что позволяет продолжать отработку ранее начатой процедуры страничного обращения (см.фиг.9,10) .20При обращении к ОЗУ на адресныхвходах 22 устройства устанавливается19-разрядный код адреса ячейки, ккоторой будет производиться доступ.В режиме считывания на входе 23 устанавливается Н-уровень, в режиме записи - Ь-уровень, а записываемыеданные (ш-разрядное слово) подаютсяна входы 24. На входе 28 пока присутствует Н-уровень. 30Регистр 2 при наличии Н-уровня навходе 28 транслирует код с входов22 на выходы 33, 34, 36. Разряди А 11,А 10, А 9 адреса содержат информациюо номере накопительного блока 1, - 1, З 5который будет активизирован. С помощью этих разрядов мультиплексор 13настраивается на передачу в точку 37сигнала с выхода одного из компараторов 9;, соответствующему блоку 1 О 0к котороиу будет производиться обращение.Компаратор 9; сравнивает номерстраницы, поступающий с линий 33, сномером, хранимым в регистре 10, (изпредыстории), В рассматриваемом режиме номера указанных страниц совпадают, так что в точке 37 устанавливается 1,-уровень, Это первое необходимое условие выполнения сокращенного цикла, .которое проверяется блоком 8 управления.Второе необходимое условие, прикотором возможно выполнение сокращенного цикла, является наличие (из55предыстории) активного уровня (Ь)на входе 46 (ВАБ) выбранного накопительного блока, Это условие так,же проверяется блоком 8 управления,8510на вход 47 которого поступает информация о состоянии выбранного мультиплексором 14 сигнала ВАБ. Мультиплексор 14 выбирает нужный сигнал ВАБ с выхода регистра 15, который отражает предысторию работы блоков 1 - 1 ф те блоки, к которым ранее производилось обращение, помещены в регистре 15 сигналами Ь-уровня, а невостребованные блоки - сигналами Н-уровня.Таким образом, на. начальном этапе работы устройства в режиме сокращенного цикла на входах 37 и 47 блока 8 управления присутствуют Ь-уровни, а на входах 29, 41 и 42 - Н-уровни (пока предполагается, что запрос на регенерацию в линии 41 отсутствует).После окончания переходных процес" сов н точках 37 и 47 на вход 28 (МБ) устройства поступает сигнал Ь-уровня, подтверждающий истинность информации, ранее установленной на входах 22,23 и, если выполняется операция запи-си, - на входах 24Сигнал Ь-уровня на входе 28 защелкивает в регистре 2 информацию, которая .ранее через него транслировалась, и, пройдя через элемент НЕ 12, переводит триггер 19 в единичное состояние, при котором на его нулевом выходе 42 Формируется активный сигнал (Ь) запроса на обслуживание процессора. По положительному фронту сигнала С 1 с выхода генератора 62 (см.фиг.4, 11) запрос на обслуживание процессора фиксируется в регистре 63, Начиная с этого момента времени (С ) вступает в действие блок 8 управления (ранее он в каждом цикле работы подтверждал единичные состояния всех разрядов регистра 64). При прохождении через логический блок (Фиг.5) входные сигналы Ь-уровня с линий 69,70 и 7 инвертируются элементами НЕ 96-98 и в ниде Н-уров" ней поступают на первый - третий входы элемента И-НЕ 102. На четвертый вход этого элемента поступает Н-уровень с выхода элемента НЕ 100, на вход которого подан 1,-уровень с выхода 114 дешифратора 113, который в данном случае распознает комбинацию ННН на своих входах 93-95, На, выходе элемента И-НЕ 102 Формируется Ь-уровень, который проходит через11элементы Ии 106 на выходы 75 и80 логического блока 68,Таким образом, сигналы Ь-уровней,поступившие на входы Ь 9, 70, 72 логического блока, проходят через негои в виде 1.-уровней поступают на входы разрядов 85 и 90 регистра 64, вкотором они запоминаются по отрицательному Фронту сигнала С 1 (фиг,11, 10момент времени С).Сигнал К-уровня КСАБ с выхода разряда 85 регистра 64 проходит черезэлемент И Ь 5 в линию 26, в результате открывается дешифратор 16 и ка 15линии 48, соответствующей выбранно 1,му накопительному блоку, Формируетсясигнал САБ (что и требуется в страничном режкче). Одновременно Формируется отрицательный Фронт сигнала 20на выходе 27 ответа устройства и устанавливается в нуль триггер 19 -на его нулевом выходе 42 формируетсяН-уровень.Комбинация сигналов ЬНН на выходах ТО - Т 2 регистра 64, сформированная в момент времени С, ке распознается дешифратором 113, поэтомусигнал Ь-уровня снимается с его выхода 114, а на всех остальных выходах 115-119 поддерживаются сигналыН-уровней.В момент временисигнал Н-уровня с входа 42 блока управления 8 переписывается в регистр 63.В момент времени С во всех разрядах регистра 64 фиксируются ранеесформированные логическим блоком Нуровни. Сигнал САБ снимается с выбранного накопительного блока; на выходе 27 ответа от устройства формируется положительный Фронт сигнала,по которому (при считывании) можно"защелкивать" считанные из ОЗУ данные во внешнем регистре (не показан), 45подключенном к линиям 25. При записив ОЗУ положительный фронт ответногосигнала на выходе 27 подтверждаетфакт выполнения этой операции,Отметим, что на протяжении всегорассмотренного цикла блок 5 транслировал младшие разряды адреса А 8-А 1в шину 35, а блоки 3 и 4 оставалисьвыключенными; информация в регистре15 не менялась.55Режим полного цикла.Соответствует начальным участкамвременных диаграмм, приведенных нафиг.9. 1 О. В режиме полного цикла в 78512ВИС 51, - 51 выбранного накопительного блока передается адрес строкии адрес столбца по Фронтам ВЛБ иСАБ, причем сигнал ВЛБ в конце цикла не снимается.Необходимость отработки полногоцикла возникает в двух ситуациях;когда в предыстории отсутствовалактивный уровень (1.) на входе 46(КАБ) выбранного (-го) накопительного блока. Зто означает, что обрашение к выбранному накопительномублоку производится впервые послеочередного цикла регенерации или начальной установки; при наличии (изпредыстории) активного уровня (Ь) навходе 46, (ВАБ) выбранного (-го) накопительного блока и несовпаденииномера текущей страницы с номеромпредыдущей. Это означает, что блок1, ранее был выбран, но старшие 8разрядов адреса, сопровождавшиепредыдущее обращение, не совпадаютс теми, которые поступили в регистр2 при текущем обращении.В первой ситуации на вход 47 блока 8 управления поступает Н-уровень(нет сигнала ВАБ на входе 46; выбранного накопительного блока 1;),причем сигнал Н на входе 37 блока8 может иметь произвольное значение. При поступлении уровня Ь навход 70 логического блока 68 на выходе элемента НЕ 97 формируется Нуровень. В то же время сигнал Н-уровня с входа 72 блока 68 проходит через элемент НЕ 98 и в виде сигналаЬ-уровня воздействует на элементИ-НЕ 101, на выходе которого формируется Н-уровень. Поскольку на входы93-95 блока ЬЯ в исходком состоянииподаны Н-уровни, на линии 114 сформирован Ь-уровень, который проходитчерез элемент НЕ 100 и в виде Н-уровня поступает на вход элемента И-НЕ103, в результате этого элемент Формирует на выходе сигнал 1.-уровня, который проходит на выходы 77 (БВАБ,),74 (а) и 82 (Т 2) блока 68,Во второй ситуации (Фиг.12) начальная реакция блока 8 управленията же самая: Ь-уровни Формируютсяна выходах 77, 74 и 82 блока 68,Действительно, в моментзапускаблока 8 управления совпадение страниц не зарегистрировано (НдС=Н), хотя сигнал КАБ 1 =Ь. В блоке 68, каки в первой ситуации, Н-уровни пос 13тупают на все входы элемента И-НЕ 103,что приводит к Формированию сигналов Ь-уровня на выходах БКАБ;, а иТ 1 (см.фиг.12, момент времени ,)Сигнал Ь-уровня а с выхода 32блока 8 проходит через элемент ИНЕ 21 и выключает блок 5 передающихэлементов, вместо которого включается блок 4, который транслирует в шину 35 старшие разряды адреса А 19 А 12. В то же время сигнал Ь-уровняс выхода 39 (БКАБ) блока 8 управления открывает дешифратор 18, который формирует сигнал установкиединицы выбранного разряда регистра 15.Сигнал КАБ на входе 46; выбранного блока1. переходит в состояние Н, если оннаходился в состоянии Ь (вторая ситуация из рассмотренных выше); еслиже он уже находился в состоянии Н(первая ситуация),то его состояниене изменяется, Сигнал Ь-уровня с выхода дешифратора 18, кроме того,передается через элемент НЕ 11; науправляющий вход регистра 10;, который открывается по входам, готовясьв дальнейшем зафиксировать номерновой страницы. 11 ри этом компаратор9; регистрирует совпадение кодов,что, однако, уже не влияет на дальнейшую последовательность микрокоманд, генерируемых блоком 8 управления,Информация, зарегистрированная в разрядах 90-92 регистра 64 в момент времени С,(ННЬ), однозначно определяет дальнейшее поведение блока 8. Действительно, указанная комбинация распознается дешифратором 113, в результате на его выходе 117 формируется Ь-уровень. который проходит на выходы 74 ь 76 (ККАБ;) и 81 (Т 1), см.фиг.12, момент времениВ момент времениустанавливается в состоянии Ь выбранный дешифратором 17 -й разряд регистра 15, в результате на. выбранный блок 1, подается сигнал КАБ (Ь-уровень), а регистр 9; "защелкивает" старшие разряды адреса, поскольку на выходе элемента НЕ 11; установился Ь-уровеньКомбинация НЬН в разрядах ТО, Т 1, Т 2 регистра 64 опознается дешифратором 113, на выходе 118 которого формируется Ь-уровень, который проходит на выходы 81 (Т 1) и 82 (Т 2) 14блока 68, В момент времени 1этакодовая комбинация Фиксируется врегистре 64. Сигналпринимаетзначение Н, что приводит к включениюгруппы передающих элементов 5 и квыключению группы 4 (приведена подготовка к передаче младших разрядовадреса в ВИС 51-51выбранного на 10 копительного блока 1.).Комбинация НЬЬ вызывает формирование Ь-уровня в линии 115, которыипроходит на выходы 75 (КСАЫ) и 80(ТО) блока 68 и Фиксируется в регист 15 ре 64 в момент времени Т. При этомоткрывается дешифратор 16 и производится выдача сигнала САБ (Ь-уровнем) на выбранный накопительный блок.На выходе 27 Формируется ответный2 о сигнал, триггер 19 устанавливаетсяв "0"Комбинация ЬНН, сформированнаяв разрядах ТО, Т 1, Т 2 регистра 64в момент времени , не распознается25 дешифратором 113, поэтому.в моментвремени 1на всех выходах блока8 управления формируются Н-уровни,т,е. устройство переходит в исходноесостояние.ЗО Режим регенерации.При поступлении положительногофронта сигнала с генератора 7 импульсов на вход синхронизации триггера20 на его нулевом выходе 41 устанавливается напряжение низкого уравнявсигнал запроса на регенерацию. В момент времени 1 (Фиг.13) запрос принимается в регистр 63. 11 ри отсутствиизапроса от процессора (ИБ=Н) блок 8управления вырабатывает последовательность сигналов, обеспечивающихвыполнение цикла регенерации (см.фиг.8) одновременно во всех БИС 513всех накопительных блоков 1;.В момент временина входы 70и 71 блока 68 действуют сигналы Н ипричем на выходе 114 дешифратора113 в исходноы состоянии сформирован сигнал Ь, поскольку на входы 93"95 поданы Н-уровни. Это приводит кформчрованию Ь-уровня на выходе эле-.мента И-НЕ 104, который поступает навыходы 73 (Ь), 79 (БКС), 80 (ТО),81 (Т 1) и 82 (Т 2). Эти сигналы в55момент времени С, Фиксируются в регистре 64,Сигнал БКС (Ь-уровень) подается .на линию 40 и вызывает сброс триггера 20 и установку в единичное сос 1444785 16Сигнал БВС (Ь-уровень) подается на линию 40 и устанавливает в состояние Н все разряды регистра 15, Сигнал Ь на линии 31 переходит в состояние Н, что вызывает прибавление единицы к содержимому двоичного счетчика 6, выключение группы элементов 3 и включение группы элементов 5. Сигналы 1,НН с выходов 90-92 регистра 64 поступают на дешифратор 113, но не распознаются им, в результате в момент времени й блок 8 управления переходит в исходное состояние.При одновременном поступлении в регистр 63 запроса от процессора и от генератора 7 в первую очередь обслуживается запрос от процессора, а затем запрос на регенерацию. Этот порядок может быть изменен на об ратный при соответствующем изменении структуры логического блока 68. 404550 тояние (Н) всех разрядов регистра15 (все сигналы ВАБ, накопившиесяранее в регистре 15, снимаются).Сигнал Ь передается налинию 31 и выБзывает отключение от шины 35 группы .передающих элементов 5 и подключениек этой шине группы передающих элементов 3, которые транслируют в шинусигналы с выхода двоичного счетчика 106 содержимое которого указывает номер строки, подлежащей регенерации.Сигналы Ь-уровня, сформированныев момент времени , в разрядах 90-92регистра 64, однозначно определяют 1 бкомбинации сигналов, Формируемыхблоком 68 к моменту времени . навыходе 116 дешифратора 113 Формируется Ь-уровень, который поступает навыходы 73 (Ь), 78 (ВКС), 80 (ТО), 2082 (Т 2) .Сигнал ВВС (Ь-уровень) подаетсяна линию 44 и вызывает ФормированиеЬ-уровней на всех выходах регистра15. При этом сигналы ВАБ (1- уровни) 25поступают на все БИС 51 всех нако 1пительных блоков 1, что приводит крегенерации очередной строки,Сигналы Ь-уровней, сформированные в разрядах 90 и 92 регистра 64 З 0в момент времени й , распознаютсядешифратором 113. На его выходе 119Формируется Ь-уровень который поступает на выходы 79 (БВС) и 80 (ТО),Эти сигналы запоминаются в регистре64 в момент времени эФормула изобретения Устройство адресации к динамической памяти,. содержащее регистр адреса, три магистральных Формирователя, счетчик, генератор тактовых импульсов и блок управления, причем информационный вход регистра адреса, первый выход блока управления, вход записи регистра адреса и вход начальной установки блока управления являются соответственно входом адреса, выходом ответа, входом запуска и входом начальной установки устройства, второй й третий выходы блока управления .соединены с управляющими входами первого и второго магистральных формирователей соответственно, информационные разряды входа второго и третьего магистральных формирователей соединены с соответствукицими разрядами выхода регистра адреса, выход счетчика соединен с вхОдом первого магистрального Формирователя, выходы магистральных формирователей с первого по третий соединены с выходом адреса устройства, о т." л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства за счет ускоренного Формирования адресов при последовательных обращениях к ячейкам, расположенным внутри страницы, в него введены К компараторов (К-число блоков динамических накопителей инФормации), К регистров старших разрядов адреса, элемент НЕ, группа элементов НЕ, два мультиплексора, регистр выбора строки, три дешифратора, два триггера и элемент И-НЕ, первый и второй входы и выход которого соединены с управлякюцими входами первого, второго и третьего магистральных формирователей соответственно, разряды управлякщих входов первого и второго мультиплексо" ров соединены с соответствующими разрядами выхода регистра адреса и с информационными входами дешифраторов с первого по третий, выходы компараторов с первого по К-й соединены с информационными входами первого мультиплексора, выход которого соединен с входом признака совпадения страниц блока управления, выход К-го регистра старших разрядов адреса (К=1 К) соединен с первым входом К-го компаратора, вторые входы компараторов с первого по К-й и информационные входы