Устройство для отладки микропроцессорных систем

Д РЫТИЙОПИСАНИЕ ИЗОБРЕТЕНИЯ ЛЬСТВУ К АВТОРСКОМУ СВИ инстит части конмикроыть ко од 4.СССР1,982ГОсудАРстВенный номитет сссПО ЕЛАМ ИЗОБРЕТЕНИЙ И ОТН(54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ИИКРОЛРОЦЕССОРЧЫХ СИСТЕМ(57) Устройство относится к цифровой вычислительной технике, вности к средствам автоматизацитроля и поиска неисправностейпроцессорных систем, и может биспользовано для отладки аппаратных и программных средств цифровыхсистем управления с использованиеммикропроцессоров. Цель изобретения -упрощение устройства. Устройство со.1285482 аУап Р) 1 пнпп афгса юцнувЗ линии д 1 г/ 1 анп гвир Яд/"1 И 77 ЕОахеи"са 8 декад ран уьш 4(1 чТап ВпЯ/ЧТ иди,Т пЗ Тип сип дп(У/ чтубыооа инрориации ио гримуЮФ 11785482 Одмен мсжд дтсутстди налами В,7 и ИЛах дата нтерсреи идание год ладности сопряжения стро СИ 7 Ожидание готодности усщройсяда сопряжени ИП= Программиродаинщерсрейса 8 анала- охоогпа Ожидание готодносГпиусщройстда сопряяени СВ=ОЯ . Выдод Байта д микропроцессор через канал ВЕ и читыдание старшегоайта адреса с канала Прог раммиро(Ьюинтерфейса В Счигпыдание младшегаБайта адреса с канала 8 ожение ддгденного адресаБазодым адресом поЮрограм Бмен между каналами ОЛиВ,тсутстдие захдата Определениеабсолютногоадреса ддодимыхд микропроцессаданныхОБмен между кми 8,амид.дОтсутстдие 3 Воссгпанодление сигнала Гтд, снятого при Входе д подпрограмму.Микропроцессор считы дает Бойтс каналами июлерсрейса 8.ежду анале зах ащаный фут А 7 дэби Я ОЖОндсш цлряяеиия Между ки захоит ыр" ДитЯналим айт й бит УМЯ ф ЯЯЛ 7 ИРЯ ФЛ икророцесс нал Я Фц аказ 752 70 ИР свае ЗВ ПОЛИ ОРОД уп ЕТН ьЯча сигиала ТИ устройсв опряженця, пд сварному фййт читыйе1285482держит блок 4,обработки данных, де- фейса, В качестве блока обработкишифратор 5 адресов, формирователь данных используется микроЭВМ, 17 сигналов управления, блок 6 захва- з,п. ф-лы, 9 ил,та шин и блок 8 параллельного интер Изобретение относится к цифровойвычислительной технике, в частностик средствам автоматизации контроляи поиска неисправностей микропроцессорной аппаратуры, и может быть ис.пользовано для отладки аппаратных ипрограммных средств цифровых, системуправления с использованием микропроцессоров.Цель изобретения - упрощение устройства.На фиг,1 представлена функциональная схема устройства для отладки микропроцессорных систем; на фиг.2 -функциональные схемы дешифратора адресов, блока захвата шин и формирователя сигналов управления со связями; на фиг.3 - временные диаграммы работы устройства в режиме обмена информацией между блоком обработки данных и отлаживаемай микропроцессорной системой; на фиг,4 - временные диаграммы работы устройствав режиме прямого доступа к памяти;на фиг.5 - основной алгоритм работы блока обработки данных в процессе отладки; на фиг.6 - алгоритм подпрограмм обработки сигналов чтениеиз памяти (ЧТЗУ) и чтение из портаввода-вывода (ЧТВВ); на фиг.7 - алгоритм подпрограмм обработки,сигналов запись в память (ПЗУ) и записьв порт ввода-вывода (ЗПВВ); на фиг.8 -алгоритм работы устройства в режимепрямого доступа к памяти (ПЛП) призаписи в память; на фиг. 9 - алгоритм работы устройства в режиме ПДПпри чтении из памяти,Устройство (фиг.1) содержит шинуадресов (ША) 1, шину данных (ШД) 2,шину управления (111 У) 3 отлаживаемоймикропроцессорной системы, блок 4обработки данных, дешифратор 5 адресов, блок 6 захвата шин, формирователь 7 сигналов управления, блок8 параллельного интерфейса, имеющий вход 8.1 выбора модуля (ВМ), входы8,2 выбора канала (ВК), информационный вход-выход 8.3, входы 8.4 "Чтение" (ЧТ) и "Запись" (ЗП), вход 8,5сброса, входы-выходы данных 8.6 иадреса 8.7. На фиг.1 также даны обозначения: "Сброс" - СБР, "Готов" -ГТВ, "Чтение из памяти" - ЧТЗУ, "Запись в память" - .ЗПЗУ, "Чтение из10 порта ввода-вывода" - ЧТВВ, "Записьв порт ввода-вывода" - ЗПВВ, "Захват" - ЗХ, "Подтверждение захвата" -ПЗХ,15дешифратор 5 адресов (фиг.2) содержит первый 9, второй 10, третий11 и четвертый 12 элементы НЕ, первый 13 и второй 14 элементы И-НЕ.Блок захвата шин 6 (фиг.2) содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 15,элемент НЕ 16, элемент И-НЕ 17.Формирователь 7 сигналов управления (фиг.2) содержит первый 18,второй 19 и третий 20 элементы НЕ,первый элемент И 21, первый 22 и второй 23 элементы И-НЕ, второй элементИ 24, 0-триггер 25, элемент ИЛИ-НЕ26, элемент 27 задержки, шинный формирователь 28,Принцип работы устройства отладки состоит в том, что блок обработки данных (в качестве которого используется микроЭВМ) со схемой сопряжения являются по отношению к отлаживаемому модулю (отлаживаемой35 микропроцессорной системе) эмулятором как памяти, так и внешних (периферийных) устройств ввода-вывода, Адрес, выдаваемый микропроцессором40отлаживаемого модуля на шину адре,сов, интерпретируется микроЭВМ какадрес ячейки памяти последней, гдедля микропроцессора записана команда, или же как адрес, по которомумикропроцессор записывает какие-либо45данные. Обмен информацией осуществляется через устройство сопряжения, со 12854стоящее из дешиФратора 5 адресов,блока 6 захвата шин, формирователя 7сигналов управления и блока 8 параллель ного интерфейса, которое вкупес микроЭВМ и является устройством отладки.Адрес, выдаваемый микроЭВМ на выход адреса, содержит инФормацию обобращении к периферийному устройству, которым в данном случае явля Оется устройство отладки, информациюо направлении передачи через интерфейс (два младших бита - АО и А 1,фиг.2), информацию о переходе в режим прямого доступа к памяти и служебный бит,разрешающий выдачу сигналов ЧТЗУ и ЗПЗУ при прямом доступе к памяти,На шину адресов (ША) 1 выдаютсяадреса из микропроцессора, которые 2 Опобайтно через интерФейс 8 вводятсяв блок 4 обработки данных (микроЭВМ)через вход-выход данных. Данные измикропроцессора в микроЭВМ или наоборот передаются также по каналу данных микроЭВМ через интерфейс 8. Пошине управления ШУ 3 передаются вотлаживаемый модуль сигналы Готов"и "Захватя и поступают из микропроцессора сигналы "Сброс", "Подтверж- ЗОдение захвата", а также сигналы обращения к памяти и периФерии (ЧТЗУ,ЗПЗУ, ЧТВВ, ЗПВВ). По каналу управления микроЭВМ поступают сигналы,под действием которых формирователь7 сигналов управления осуществляетвзаимную работу блоков устройстваотладки, микроЭВМ и отлаживаемогомодуля.Устройство (фиг,1) работает следующим образом.После включения питания микропроцессор отлаживаемого модуля (не показан) выдает на шину 1 адресов начальный адрес, сигнал СБР на вход 458.5 интерфейса, а также сигнал ЧТЗУ,свидетельствующий о том, что микропроцессор должен принять первыйбайт команды, записанной по начальному адресу. В ответ на любой из сигналов обращения ЧТЗУ, ЗПЗУ, ЧТВВ,ЗПВВ Формирователь сигналов управления снимает сигнал ГТВ, переведямикропроцессор в состояние ожидания,а в микроЭВМ 4 по каждому из сигналов обращения инициализируется соответствующая программа обработки прерывания. По сигналам ЧТЗУ и ЧТВВинициализируются программы вывода 82 4информации из микроЭВМ 4 в микропроцессор, Эти программы отличаются только областями адресуемой памяти, где записаны выводимые данные, кроме того, программа ЧТВВ может адресоваться к пульту ввода и отображения информации микроЭВМ, который в этом случае заменяет периФерийное устройство ввода-вывода. Аналогичные программы для ввода инФормации .в память микроЭВМ или на пульт инициализируются сигналами ЗПЗУ и ЗПВВ,По сигналу ЧТЗУ, поступающему из отлаживаемого модуля микропроцессорной системы вместе с начальным адресом, инициализируется программа вывода информации из микроЭВМ 4 в микропроцессор, работающая следующим образом, Начальный адрес с шины 1 адресов побайтно вводится через блок 8 параллельного интерФейса по каналу данных в микроЭВМ 4. Этот адрес складывается с базовым адресом программы обработки прерывания микро- ЭВМ 4, в результате получается адрес ячейки памяти, где записана команда для микропроцессора. Первый байт этой команды через канал данных и интерФейс 8 выводится на шину 2 данных. При этом восстанавливается уровень сигнала ГТВ и микропроцессор считывает выведенный байт с шины 2 данных, Аналогично считываются другие байты (если они есть) этой команды и микропроцессор приступает к ее выполнению. После выполнения первой команды микропроцессор инкрементирует адрес, вновь выдает сигнал ЧТЗУ и считывает первый байт следующей команды, записанной в памяти машины следом за предыдущей, Таким образом, в микропроцессор возможно ввести некоторую тест-программу, по выполнении которой можно судить о правильности функционирования отлаживаемого модуля.Тест-программа может содержать команды записи в память или обращения к периферии, выполнение которых микропроцессором вызывает появление сигналов ЗПЗУ или ЧТВВ и ЗПВВ соответственно. Эти сигналы, поступая на входы прерывания микроЭВМ, инициируют соответствующие программы из обработки. Программа обработки прерывания по сигналу ЗПЗУ отличается от программы обработки сигнала ЧТЗУ тем, что байт данных по этой программе не выводится иэ области памяти микроЭВМ,5482 6 5 1 О 15 го 35 40 4550 5 128отведенной под тест-программу, а записывается в область памяти микроЭВМ,выделенной под запись данных, выводимых из отлаживаемого модуля. Эта область определяется собственным базовым адресом данной программы обработки прерывания,Программы обработки ЧТВВ и ЗПВВотличаются от программ обработки ЧТЗУи ЧТВВ только базовыми адресами памяти микроЭВМ, определяющими откуда выводить или куда записывать данные.Кроме того, базовым адресом этихпрограмм может являться адрес пультаввода и отображения информации микроЭВМ, с котороговводятся или на который выводятся данные или команды.В этом случае пульт выполняет рольпериферийного устройства, В этомслучае адрес, выдаваемый микропроцессором, в определении адреса пульта не участвует.Возможен также режим пошаговогоуправления, при котором происходитзадержка подачи сигнала ГТВ устройством отладки в микропроцессор,Приэтом после выполнения каждой команды микропроцессор находится в состоянии ожидания, пока оператор вручную не подает сигнал ГТВ, например, 30с помощью тумблера. При этом можноконтролировать состояние шин и других внутренних сигналов микропроцес"сора как с помощью внешних измерительных устройств, так и выводитьих на пульт ввода и отображения информации микроЭВМ 4,Устройство отладки также можетработать в режиме прямого доступак памяти (ПДП), В режиме ПДП шины,микропроцессора переводятся в высокоимпедансное состояние и устройство отладки может обмениваться информацией с внешним запоминающимустройством. В этом случае сигналыЗПЗУ и ЧТЗУ генерируются формирователем 7 сигналов управления устройства отладки.Информация о переходе в режимпрямого доступа к памяти содержитсяв адресе, выдаваемом микроЭВМ 4 наканал адресов, При этом дешифратор 5 сигналов управления выдаетсигнал "Захват" (ЗХ), по которомумикропроцессор после окончания выполнения очередной команды переводитсвои шины в высокоимпедансное состояние и выдает сигнал "Подтверждениезахвата" (ПЗХ). По сигналу ЗХ снимается сигнал выбора модуля (ВМ) интерфейса, при приходе сигнала ГЗХ на блок 6 захвата шин,.сигнал ВМ интерфейса 8 восстанавливается,Предположим, что нужно записать некоторый байт данных во внешнее запоминающее устройство по определенному адресу. В этом случае в режиме ПЛП микроЭВМ 4 выдает сначала старший байт шестнадцатиразрядного адреса, который записывается в первый канал ввода-вывода интерфейса 8, затем младший байт, записываемый во второй канал, затем байт данных записывается в канал 8.6 (все эти три байта выдаются микроЭВМ 4 по каналу данных). Затем формируется сигнал ЗПЗУ и байт данных из канала 8.6 интерфейса 8 оказывается записанным в ячейку памяти внешнего запоминающего устройства по адресу, сформированному на каналах 8,7 интерфейса 8.Аналогично происходит считывание байта данных из ячейки внешнего запоминающего устройства с адресом,формируемым на каналах 8.7, тольковместо сигнала ЗПЗУ формируется сигнал ЧТЗУ и байт данных вводится сшины 2 данных и канала 8,6 интерфейса 8 по каналу данных в микроЭВМ 4.Описанное устройство реализовано на основе микроЭВМ "Электроника ДЗ" для отладки микропроцессорных систем на основе серии ИС КР 58 О. В качестве параллельного интерфейса ис" польэована ИС КР 580 ИК 55. Дешифратор 5 адресов, блок 6 захвата шин, формирователь 7 сигналов управления выполнены на основе ИС серий К 155 и К 589, принципиальная схема этих блоков показана.на фиг,2.Канал адресов микроЭВМ Электроника ДЗ" содержит Я линий АОА 7. Младшими разрядами АО, А 1 определяется, между какими каналами интерфейса происходит обмен информацией (входы ВК интерфейса 8). Разряд А 2 определяет переход в режим прямого доступа,к памяти. Разрядами АЗА 6 осуществляется обращение микроЭВМ 4 к устройству сопряжения. А 7 - служебный бит разрешающий выдачу сигналов обращения к памяти ЧТЗУ и ЗПЗУ в режиме ПДП.,Канал 1 правления микроЭВМ 4 состоит иэ трех линий: ВВ - стробирующийсигнал "Ввода-вывода" микроЭВМ, по ко.торому происходит обмен информациипо каналу данных (при ВВ = О); СИМ -1285482 45 50 правление передачи информации по каналу данных микроЭВМ 4 (при СИМ = 1 происходит ввод информации в микро- ЭВМ, при СИМ = 0 - вывод); СИП - "Сигнал периферии", подтверждающий прием информации периферийным устройством или готовность информации на выходе периферийного устройства (т.е. устройства сопряжения). Активным уровнем является СИП = О. ЮВходы уровней прерывания обозначены на фиг.2 ЧТЗУ-ПР 1, ЗПЗУ-ПР 2, ЧТВВПР 4, ЗПВВ-ПР 8.Рассмотрим работу устройства в режиме обмена информации с микропроцес сором отлаживаемого модуля, временные диаграммы которого приведены на фиг. 3.При считывании 1-го байта команды микропроцессор отлаживаемого модуля выдает адрес на шину 1 адресов, а 20 также в течение периода своей тактовой частоты слово состояния, указывающее на то, что в текущем цикле работы микропроцессора производится чтение из памяти (3) . Результатом этого является выдача сигнала ЧТЗУ отлаживаемым модулем. Сигнал ЧТЗУ поступает на вход элемента ИЛИ-НЕ 26, передним фронтом выходного сигнала ;которого изменяется состояние П-триг О гера 25 из "1" в "0". (Триггер 25 устанавливается в состояние "1" при включении питания или в конце каждого цикла передачи информации через интерфейс 8 выходным сигналом элемен- . та И 21 по установочному входу). Выходным сигналом триггера 25 является сигнал ГТВ, поэтому после переключения триггера микропроцессор переходит в состояние ожидания. 40 Пока микропроцессор находится в состоянии ожидания, микроЭВМ 4 выпо-, лняет программу обработки прерывания по уровню ПР 1. Первым шагом этой программы на канал адресов выдается адрес, биты АО и А 1 которого определяют, что обмен информаций производится между каналами 8.7 и 8.3 интерфейса 8 (Фиг.1), бит А 2 показывает отсутствие захвата шин (при этом А 2 = 1), биты АЗАб являются адресом устройства сопряжения (1101 по Фиг.2), служебный бит А 7 = 1, что запрещает передачу информации через шинный драйвер 28, тем самым блокирует выдачу сигналов ЧТЗУ и ЗПЗУ со стороны устройства отладки. Я,При комбинации битов (А 3 А 6) =.1101 на выходе инвертора 11 появляется "1". Отсутствие захваташин (А 2 = 1) лает на выходе инвертора 16 также "1",Результатом этогоявляется появление сигнала низкогоуровня на выходе элемента И-НЕ 17,который подается на вход выбора модуля (ВМ) 8. 1 интерфейса 8, а также через элемент 27 задержки, налинию СИП канала управления микроЭВМ 4. Появление сигнала СИП =, Оозначает, что устройство сопряженияготово к передаче информации.Поскольку микроЭВМ 4 должна считать адрес, выданный микропроцессором на шину адресов, т.е, произвести ввод информации, следовательноСИМ = 1. При приходе отрицательногостроба ВВ на выходе элемента И-НЕ22 появляется сигнал низкого уровнякоторый поступает на вход ЧТ 8.4интерфейса 8. При этом происходитпередача старшего байта адреса,присутствующего на шине 1 адресов, спервого канала интерфейса на канал8.3 и через канал данных он вводится в микроЭВМ 4.После ввода старшего байта микроЭВМ 4 снимает сигналы с канала адресов и сигнал ВВ. При этом снимаютсясигналы СИП ( без задержки) и сигнал ЧТВторым шагом программы обработкипрерывания вводится младший байтадреса, что происходит аналогично,с той разницей, что биты АО и А 1 определяют передачу информации междуканалами 8.7 и 8,3 интерфейса 8.Третьим шагом происходит сложениевведенного значения адреса с базовымадресом данной программы и получениеабсолютного адреса ячейки памяти микроЭВМ 4, в которой записан первыйбайт команды для микропроцессора.Четвертым шагом производится выдача этого байта на шину 2 адресов,Это происходит следующим образом.МикроЭВМ 4 выдает на шину адресов адрес, отличающийся от адресов, выдаваемых на 1-м и 2-м шаге, тем, чтоопределяет обмен информацией междуканалами 8. 3 и 8.6,Поскольку на этом шаге производится вывод данных из микроЭВМ 4, то,после установления адреса на канале,СИМ = О. Сигналы ВМ интерфейса ВВ иСИП формируются аналогично описанному выше. Передачу канал 8.3 - канал8 8.6 определяет комбинация ЛО = 1, Л 1 = 1, следовательно, при появлении адресной комбинации ЛЗА 6 = 1101 и сигнал ВВО на выходе элемента И 21 появляется сигнал низкого уров ня, который переводит триггер 25 в состояние "1", восстанавливая активный уровень сигнала ГТВ. Это выводит микропроцессор из состояния ожидания.Первый байт команды выводится на шину данных по выходному сигналу элемента И-НЕ 23, который представляет собой дизъюнкцию инверсных сигналов ВВ и СИМ и подключен к входу ЗП 8.4 интерфейса 8.15Микропроцессор считывает первый байт команды и, если она однобайтовая, переходит.к ее выполнению. Если команда содержит более одного байта, микропроцессор инкрементирует адрес и.считывает второй байт, вновь инициализируя программу обработки прерывания ПР 1 сигналом ЧТЗУ. Аналогично считывается третий байт (если есть) команды, затем происходит ее выполнение. Далее процессы повторяются.Если в тест-программе для микропроцессора отлаживаемого модуля встречаются команды записи в память,. это вызывает появление сигнала ЗПЗУ и инициализацию соответствующей программы обработки по уровню ПР 2. Эта программа производит ввод данных в микроЭВМ 4 Временные диаграммы сиг налов ЗПЗУ, СИМ, ЧТ и ЗП, ШД 2 показаны в нижней части фиг.З (ввод; информации в микроЭВМ). Остальные диаграммы не отличаются от диаграмм для вывода информации из микроЭВМ "0 при выполнении программъ 1 обработки ,прерывания по уровню ПР 1. Сигнал ЭПЗУ также переключает триггер 25 й состояние "О", снимая активный сигнал с линии ГТВ ШУ 3. 45Первыми двумя шагами программы ПР 2 в микроЭВМ 4 вводятся два байта шестйадцатиричного адреса с ША 1,затем введенный код адреса складывается с базовым адресом данной программы и по полученному абсолютному адресу записывается байт, выданный микропроцессором на шину данных. На протяжении всей программы вывода информации из микроЭВМ 4 не происходит, поэтому сигнал СИМ остается в состоянии "1". Следовательно, сигнал ЗП также отсутствует, и с каждым из 10 трех адресов, выдаваемых микроЭВМ 4на канал адресов, на выходе элемента И-НЕ 22 генерируется сигнал ЧТ,При въщаче на канал адреса третьегоадреса со значением ЛО = 1 , А 1 = 0(передача 8.6 - 8. 3) также восстанавливается уровень сигнала Готоввыходным сигналом элемента И 21.При выполнении команд с обращением к периферийным устройствам, отлаживаемым модулем генерируются сигналы ЧТВВ и ЗПВВ, поступающие на входы уровней прерывания ПР 4 и ПР 8 микроЭВМ 4 соответственно, Программыобработки прерываний по этим уровням могут быть двух вариантов.Первый вариант построения этихпрограмм отличается от соответствующих программ, вызываемых сигналамиЧТЗУ и ЗПЗУ только базовыми адресами, определяющими области памятимикроЭВМ 4, откуда считываются,иликуда записываются данные. Временныедиаграммы работы устройства по этому варианту программ ПР 4 и ПРЗ аналогичны приведенным на фиг.4, только вместо сигнала ЧТЗУ присутствуетсигнал ЧТВВ, а вместо ЗПЗУ - ЗПВВ.По второму варианту построенияэтих программ при появлении сигналов ЗПВВ или ЧТВВ управление немедленно передается пульту ввода и отображения информации микроЭВМ 4, накотором отображаются данные, выведенные из микропроцессора (при сигналеЗПВВ),или с которого данные вводятся в микропроцессор (при сигналеЧТВВ). В этом случае программы обработки прерываний по уровням, соответствующим ЧТВВ или ЗПВВ (ПР 4и ПР 8 по фиг.З) очень просты - онисостоят лишь из одной команды, которая, при поступлении сигналов ЗПВВили .ЧТВВ передает управление пультуввода и отображения информации микроЭВМ,Рассмотрим теперь работу устройства в режиме прямого доступа к памяти (ПДП),временные диаграммы работы в этом режиме показаны на фиг.4.Режим ПДП используется для контро-ля и редактирования программ, записанных во внешнем запоминающем устройстве. В этом режиме, как и в режиме автоматического тестирования отлаживаемого модуля с микропроцессором,микроЭВМ 4 последовательно выдает наканал адресов (фиг. 1) три адреса.По12854 первому из них через канал данных вводится старший байт адреса во внешней памяти, который записывается в первый канал 8.7 ввода-вывода интерфейса 8, по второму - младший байт, который записывается во второй канал 8.7, и, наконец, по третьему - в канал 8,6 записывается байт данных (ипи.через канал Я.б считывается байт данных), который нужно ввести в ячей О ку (или считать из ячейки) внешней памяти с адресом, сформированным на каналах 8.7. При этом сигнал ЗПЗУ (или ЧТЗУ) формируется самим устройством отладки при обмене информацией между каналами 8,3 и 8.6 интерфейса 8.При переходе в режим ПЛП устройство отладки осуществляет захват шин, выдавая на линию "Захват" ШУ 7. сигнал ЗХ, Микропроцессор в ответ на 2 О это переводит свои шины в высокоимпедансное состояние и выдает ответный сигнал ПЗХ на линию Подтверждение захвата" ШУ 2, освобождая системные шины ША 1, ШД 2 и ШУ 3 для связи устройства отладки с внешней памятью.Это осуществляется следующим образом. В первом адресе, выдаваемом мик- роЭВМ 4 на канал адресов при записи старшего байта в первый канал, раз- ЗО ряд А 2 = О. Это вызывает появление "1" на выходе элемента И-НЕ 7 и отключение интерфейса 8 (во избежание конфликта на шинах), появление "1" на выходе инвертора 12, т.е. на линии 35 "Захват ШУ 2. Микропроцессор после окончания выполнения очередной команды анализирует состояние линии "Захват", и при наличии на ней сигнала высокого уровня переводит свои 40 шины в высокоимпендансное состояние и выдает сигнал ПЗХ = 1. Сигнал ПЗХ, поступая на входэлемента ИСКЛЮЧАЮ-ЩЕЕ ИЛИ 15, восстанавливает уровень логического "О" на выходе элемента 45 ГИ-НЕ 17, включая интерфейс 8 и.форми руя сигнал СИП через элемент задержки 27. Кроме того, диэъюнкцией сигналов 5 О ЗХ и ПЗХ на элементе И 24 включается в работу шинный драйвер 28, через который сигналы ЧТ и ЗП с выходов элементов 72 и 23 передаются на линии ЧТЗУ и ЗПЗУ соответственно. Однако при записи старшего байта адреса ячейки внешней памяти (при этом формируется сигнал ЗП) выдача сигнала ЗПЗУ вызывает запись несуществующей 87 12пока на шине данных информации в ячейку с адресом, формируемым на каналах 8.7 интерфейса 8, Лля устранения этой некорректности предназначен служебный бит А 7 адреса на канале адреса.На этом шаге А 7 = 1, что запрещает передачу информации через шинный драйвер 28.По сигналам ВВ =- Оформируемым микроЭВМ, и сигналу СИП = О на канал данных выводится старший байт адреса внешней памяти, который занисывается в первый канал, что. достигается установкой соответствующих значений битов АО и А 1 адреса на канале адреса и выдачей формирователем 7 сигнала ЗП, являющегося результатом дизъюнкции сигналов СИМ и ВВ на элементе И-НЕ 23.Передним фронтом сигнала СИП с задержкой , необходимой для записи старшего байта в первый канал, в микроЭВМ 4 снимается сигнал ВВ, а затем адрес с канала адреса.Это вызывает исчезновение сигна- ла ЗХ, а также сигнала на входе ВМ (8.1) интерфейса 8. Микропроцессор в ответ снимает сигнал ПЗХ. Кроме того, снятие адреса вызывает обратную установку сигнала СИП (положительный фронт СИП формируется без задержки элемента И 27) в пассивное состояние (СИП =, 1).Затем на канал адресов выдается второй адрес, определяющий запись младшего байта адреса ячейки внешней памяти во второй канал 8.7 интерфейса 8. Второй адрес на канале адреса отличается от первого значениями битов АО и А 1. Процессы аналогичны,Наконец, байт информации, который нужно записать по сформированному на каналах 8.7 адресу ячейки внешней памяти, выводится по каналу данных в канал 8.6 интерфейса,что достигается соответствующей установкой битов АО, А 1 третьего адреса на канале адресов. Бит А 7 (служебный) в третьем адресе в отличие от первых двух равен "О". Это разрешает передачу сигнала ЗП через шинный драйвер 28 на линию ЗПЗУ ШУ 3, По этому сигналу байт информации с канала 8.6 интерфейса 8 по шине 2 данных записывается в ячейку внешней памяти с адресом, сформировагным на каналах 8.7 интерфейса 8.Считывание информации из ячейки внешней памяти в режиме ИЛП происходит следующим образом. Вначале аналогично расмотренному выше на каналах 8,7 формируется адрес ячейки 5 внешней памяти. Затем при выдаче на канал адреса третьего адреса, определяющего обмен между каналами 8.6 и 8.3 интерфейса 8, микроЭВМ выдает сигнал СИМ, который при его дизъюнкции с сигналом ВВ на элементе И-НЕ 22 образует сигнал ЧТ. Служебный бит А 7 при этом разрешает прохождение сигнала цТ на линию ЧТЗУ ШУ 2, по которому из ячейки внешней памяти с адресом, сформированным на каналах 8.7 интерфейса 8, считывается байт, который по каналу данных заносится в микроЭВМ 4. Временные диаграммы этого процесса показаны в нижней части фиг.4 (ввод информации в микроЭВМ).Таким образом, предлагаемое уст- .ройство способно осуществлять про верку работоспособности микропроцессорных систем путем автоматического "прогона" программ, записанных в памяти микроЭВМ или в режиме пошагового ввода команд, который легко дости- З 0 гается задержкой подачи в микроЭВМ сигнала готовности периферийного устройства (в рассмотренном устройстве СИП).Формула изобретения35 1. Устройство для отладки микропроцессорных систем, содержащее дешифратор адресов, формирователь сигналов управления и блок захвата шин, причем первый выход дешифратора адресов соединен с первым разрешающимвходом формирователя сигналов управ - ленйя и является выходом сигнала "Захват" устройства для подключения к шине управления отлаживаемой микропроцессорной системы, первый выход формирователя управляющих сигналов является выходом сигнала Готов" ус 50 тройства для подлкючения к шине управления отлаживаемой микропроцессорной системы, отличающее с я тем, что, с целью упрощения устрой. ства, содержит блок параллельного интерфейса и блок обработки данных,55 входы-выходы адреса и данных блока параллельного интерфейса являются входами-выходами устройства для подключения соответственно к шинам адреса и данных отлаживаемой микропроцессорной системы, входы выбора канала блока параллельного интерфейса,группа разрешающих входов формирователя сигналов управления и группавходов дешифратора адресов подключены к выходной шине адреса блока обработки данных, информационный входвыход блока параллельного интерфейса подключен к двунаправленной шинеданных блока обработки данных, выходблока захвата шин соединен с входомвыбора модуля блока параллельного интерфейса и первым информационным входам формирователя сигналов управления, второй и третий выходы формирователя сигналов управления соединенысоответственно с входами чтения и записи блока параллельного интерфейса,первый информационный вход блока захвата шин и второй разрешающий входформирователя сигналов управленияподключены к входу сигнала Подтверждение захвата устройства для подключения к шине управления отлаживаемой микропроцессорной системы,второй выход дешифратора адресов соединен с третьим разрешающим входом формирователя сигналов управления и сразрешающим входом блока захвата шин,третий выход дешифратора адресовсоединен с вторым информационнымвходом блока захвата шин, вход сброса блока параллельного интерфейсаявляется входом сигнала "Сброс"1устройства для подключения к шинеуправления отлаживаемой микропроцессорной системы, четвертый выходформирователя сигналов управленияподключен к входу подтверждения блока обработки данных, второй и третийинформационные входы формирователясигналов управления подключены соответственно к выходам сигналов синхронизации и направления передачиблока обработки данных, четвертый,пятый, шестой и седьмой информационные входы формирователя сигналов управления являются соответственновходами сигналов чтения из памяти,записи в память, чтения из портаввода-вывода, запись в порт вводавывода устройства для подключенияк шине управления отлаживаемой микропроцессорной системы, входысигналов чтения из памяти, записи впамять, чтения из порта ввода-выво 15 1285 ц 82да, запись в порт ввода-вывода уст ройства подключены соответствен- но к первому, второму, третьему и четвертому входам уровней прерывания блока обработки данных, причем формирователь сигналов управления содержит три элемента НЕ, два элемента И-НЕ элемент ИЛИ-НЕ, элемент задержки, два элемента И, Э-триггер и шинный формирователь, причем первый, второй и третий входы группы разрешающих входов формирователя сигналов управления подключены соответственно через первый элемент НЕ к первому входу первого элемента И, к второму входу первого элемента Ик входу признака двунаправленного бмена шинного формирователя, первыйвторой разрешающие входы формироателя сигналов управления подключены соответственно к первому и второму входам второго элемента И, выход которого соединен с входом признака однонаправленного обмена шинного Формирователя, третий разрешающий вход Формирователя сигналов управления подключен к третьему входу первого элемента И, первый информационный вход формирователя сигналов управления через элемент задержки подключен к четвертому выходу формирователя сигналов управления, второй информационный вход формирователя сигналов управления через второй элемент НЕ подключен к четвертому входу первого элемента И и к первым входам первого и второго элементов И-НЕ, выходы которых подключены соответственно к второму и третьему выходам формирователя сигналов управления, третий информационный вход Формирователя сигналов управления подключен к второму входу второго элемента И-НЕ ичерез третий элемент НЕ - к второмувходу первого элемента И-НЕ, Р-входП-триггера подключен к шине нулевогопотенциала формирователя сигналов управления, а вход синхронизации Р-триггера соединен с выходом элемента ИЛИНЕ, выход первого элемента И соеди нен с Б-входом П-триггера, выход которого подключен к первому выходуформирователя сигналов управления,счетвертого по седьмой информационные.входы Формирователя сигналов управ ления подключены к первому - четвертому входам элемента ИЛИ-НЕ, первыйи второй входы-выходы шинного формирователя соединены с соответствующими входами элемента ИЛИ-НЕ и подклю чены соответственно к шестому и седьмому входам Формирователя сигналовуправления, первый и второй выходышинного формирователя подключены соответственно к третьему и второму 25 выходам формирователя сигналов уп- .равления. 2, Устройство по п,1, о т л и -ч а ю щ е е с я тем, что блок за" ЗО хвата шин содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент НЕ и элемент .И-НЕ,выход которого является выходом блока захвата шин, первый.и второй ин"Формационные входы блока захвата шин 35 подключены соответственно к первомуи второму входам элемента ИСКЛЮЧАЮП 1 ЕЕ ИЛИ, выход которого через элементНЕ соединен с первым входом элементаИ-НЕ, второй вход которого подключен 46 к разрешающему входу блока захваташин .