Устройство для решения дифференциальных уравнений

(59 4 С 06 НЫЙ КОМИТЕТ СССРОБРЕТЕНИЙ И ОТКРЫТИИ УДАРСТВЕДЕЛАМ Ф ря ОПИСАНИЕ ИЗОБРЕТЕН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ем моделированР(56) Авторское свидетельство СУ 6209801 кл. С 06 Р 15/Згэ 19Авторское свидетельство СССВ 565298, кл. С 06 Р 15/328, 1(54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИРЕНЦИАЛЬНЫХ УРАВНЕНИЙ(57) Изобретение относится к цвой вычислительной технике, к ройствам для обработки цифровых дан-ньгх и может быть использовано длярешения дифференциальных уравненийв частных производных. Цель изобретения - повышение производительности устройства. Цель изобретениядостигается за счет введения в устройство групп из трех решающих блоков и групп коммутаторов исходныхи промежуточных данных с соответст"вующими функциональными связями между ними и известными блоками устройства. Устройство работает болеепроизводительно за счет распараллеливания вычислительного процесса врешающих блоках. 11 ил.Согнал Юю адреса (2 Сигнал чт(еа- Ю Согнав уп Ьодиь ееУе 1 Синан юо Ьйстр (И Сигнал ан та (23-(гнал д реса (22 гнал д састра гналдгааез ренан юа(И "Э) Сдуиа реающЮ частиаео,( Л иол ре 2 льовг Сддие рееосюугг ч 1 сФРииоср Р 92(ь грата (22-1 Освири руу гротеСигнал Ичипонмя (23- НЦВдцг реевстра чгсаююго (22-29 ною резулвогапа(гз- ууЗвьсв д регасо(р иостаиного резуль та а(ЛауСудие реп стра час рвеюв курвтата (О- Щ(игнил диаочи ореса (76-В) Юигноо 6)идам адреса (76-56) аетгя. )8 с)лорьи ОЬе регистр д рого операнда)26 2 оначеме едину рагряда (27- Р сигнал слаьчени,Ьлись д регистрчаслочного результильа (76-76) Сддиг росист)1 а часлтичяго реоуль то и (гбВ) ф сддигаепно й д сталвеи рагряле ддиг регистрарога Операнда начение сддинурогряда ) 7-76 Сддиг Юегисл 1 ра тинного Реоульта (76-76( Фиг )(Составитель А,Чекалов актор Н.Рогулич Техред Л.Олейник ектор Е.Рошк е ног тен ауш 4 5 изводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 Сигнал чтения(76-66) бигнил упрадлени дгоднин ллючю)26. сигюг) гащги дрейктр (76-522 Сигнал инлрененлог(Е)Сиенгл уоройонияЮгад 1 е ллпбьчедбион)фь баяла Ф рОгистр (66-Щ аказ 2771/50 Тираж 671 ВНИИПИ Государств по делам изоб 113035, Москва, Ж, Подпис омитета ССС и открытий я наб.ь д,33149 234 первого операнда, буфер 35 вводавывода, содержащий две группы ключей 35 и 35 , и узел 36 памяти.Коммутатор 3 исходных данных ирезультатов (фиг, 4) содержит регистр 37 вывода, группу входных клю"чей 38) элемент И 39, элемент И 40дешифратор 41 адреса, группу входных ключей 42, регистр 43 ввода,элементы И 44 и 45 и дешифратор 46 адреса,Коммутатор 5 исходных и промежуточных данных (фиг. 5)содержит ре"гкстр 47, группу ключей 48, дешифратор 49 адреса, элементы И 50 и 51 идешифратор 52 адреса,Блок 2 управления через систем"кые шины 6 и 7, коммутаторы 3 и соответствующие коммутаторы 5 исходныхи промежуточных данных соединены срешающими блоками 4, которые) крометого, соединены между собой черезсоответствующие коммутаторы 5 исходных и иромежуточкь)х данных,Устройство работает следующим образом.В исходном состоянии устройствоподготовлено к работе, т.е. в узлах13 памяти блока 2 управления и в узлах 36 памяти решающих блоков 4 записаны обрабатывающие программы имассивы коэффициентов.Работа устройства ка примере решения краевой задачи Ш-го рода дпянестациокаркого одномерного уравнения35теплопроводкости 40 1 17Изобретение относится к цифровой вычислительной технике, конкретнее к устройствам для обработки цифровых данных, и может быть использовано дпя решения дифференциальных уравнений в частных производных.Цель изобретения - повышение производительности устройства.На Фиг. 1 представлена структурная схема устройства) )на фиг. 2 - блок управления на Фиг. 3 - решающий блок, на фиг. 4 - коммутатор исходных данных и результатов; на Фиг. 5 - коммутатор исходных и промежуточных данных на Фиг. 6 - алгоритм работы устройства на фиг, 7- временная диаграмма его работы, на Фиг. 8-11 - временные диаграммы работы синхронизаторов (в скобках указаны номера узлов блоков 2 и 4 управ ления, между которыми передаются синхронизирующие сигналы).Устройство для решения дифференциальных уравнений (Фиг. 1) содержит блок 1 ввода-вывода, блок 2 управления, коммутаторы 3 исходных , данных и результатов, решающие блоки 4, коммутаторы 5 исходных и промежуточных данных, системные выходные шины 6, системные входные шинышины 8 запроса, информационные выходные шины и шину 9 записи, шины 10 адреса, шину 11 чтения, информационные входные шины и шину 12 запроса. Цифрами, следующими за номерами позиций и в индексах (Фиг 1), . приведены порядковые номера в группе одинаковых по своему техническому выполнению блоков, а двойная индек сация решающих блоков 4 обозначает . номер группы и порядковый номер в группеБлок 2 управления (Фиг2) содержит узел 13 памяти, буфер 14 ввода- вывода, содержащий две группы ключей14, и 14, регистр 15 частичного результата, регистр 16 адреса, регистр17 команд, сумматор 18 с трехстабилькым выходом, счетчик 19 команд, дешифратор 20 команд, регистр 21 делителя, регистр 22 делимого, синхронизатор 23 и регистр 24 частного.Решающий 4 блок (Фиг. 3) содержит регистр 25 результата, синхронизатор 26, регистр 27 второго операнда, регистр 28 частичного результата, дешифратор 29 команд, счетчик30 команд, сумматор 31, регистр 32 команд, регистр 33 адреса, регистр Используя известные сеточные аппрок 45 симацки, преобразуем (1) в) И л 1 )412 11 Р л г,где с ) Ь - шаги по временной и про,стракствеккой координатамсоответственно; ш - число точек сетки по координате Х.ов 4 вычисления своего уровня дляи т.д. В тактах п, и и и+2 группы 3,4прешающих блоков 4 1;роизводят коррекцию коэффициентов в соответствии с формулами (67.5 Аналогичную коррекцию коэффициентов группарешающих бпоков 4 производит в такт и, а группа 2 решающих блоков 4 - в такты ии и+1,10По мере получения значений детерминантов группа 1 решающих блоков 4 через группукоммутатора 3 исходных данных и результатов передает их в блок 2 управления, который вычисляет значения искомой Функции в узлах сетки.Деление в блоке 2 управления производится путем определенного числа циклов вычитания делителя из делимого и сдвига последнего, Перед нача-лом деления делимое из узла 13 памяти поступает в регистр 15 частичного результата.Цикл проводят следующим образом.По сигналу синхронизатора 23 в сумматоре 18 из частичного результата вычитается,целимое. Результат вычитания заносится в регистр 15 частичного результата, а знак результата (1 соответствует знаку "+", 0 - знаку и-") иэ сумматора 18 поступает в синхронизатор 23 и по сигналу из синхронизатора 23 заносится сдвигом в регистр 24 частногоЕсли знак результата вычитания35 оказался положительным, производится сдвиг информацчи в регистр 15 частичного результата на один раз-. ряд влево и цикл заканчивается, ЕсЩ ли же знак результата вычисления оказался отрицательным, то на сумматоре 18 производится сложение частичного результата и делителя (восстановление), после чего производится сдвиг45 содержимого регистра 15 частичного результата на один разряд влево.Начиная с такта и+5 с выхода группы 1 решающих блоков 4, значения детерминантов поступают в блок 2 упЯ) равления. Группа прешающих блоков 4 освобождается после такта п+3, а каждая последующая группа п, пи т.д. освобождается на такт позже, Поэтому с помеита и+4 устройство может начать вычисления следующей краевой задачи. Детально рассматривают передачуинформации из блока 2 управления врешающие блоки 4, решающего блока1.-й группы в решающий блок 4 (х)-йгруппы и первой группы решающих блоков 4 в блок 2 управления.Блок 2 управления вырабатывает(фиг. 1, 4 и 5) по шине 6,3 адрескоммутатора 3 исходных данных и результатов или адрес коммутатора 5исходных и промежуточных данных, в,зависимости от номера решающего блока 4, по шине 6.2 сигнал "Запись", покоторому слово иэ узла 13 памятиблока 2 по информационной шине 6.1записывается в регистр 34 вывода илирегистр 47 соответствуюшего коммутатора 3 или 5. При этом с выходасоответствующего элемента И 39 или50 сигнал "Запрос" по шине 8 или12.2 поступает в распределитель 26импульсов решающего блока 4 (фиг.3).По этому сигналу решающий блок4 обращается к коммутатору 3 или 5как к внешнему устройству и считывает информацию с регистра 37 или47 вывода через ключи 38 или 48 понине 12. в узел 36 памяти решающегоблока 4. Далее аналогично передаютсяосгальные данные,Передача информации, например,иэ решающего блока 4 в решающийблок 4 1, осуществляется через коммутатор 5 исходных и промежуточныхданных. Для этого решающий блок 4 двыставляет иа шинах 10 адрес коммутатора 5, а по шине 9,2 сигнал"Запись" по которому информация через инны 9. записывается в регистр47 (фиг, 5). При записи информациив регистр 47 с выхода элемента И 50формируется сигнал "Запрос , которыйпо иине 12.2 поступает в решающийблок 4 д . Решающий блок 4переходит к чтению информации и выдает пошинам О адрес, который поступаетна вход деш.:;фратора 52 адреса, а пошипе 11 - сигнал "Чтение". Информация через ключи 48 из регистра 47 пошинам 12.1 считывается в узел 36 памяти решающего блока 4, а по шине8 ответный "игпал сообщает решающемублоку 4 э о том, что можно передавать следующее слово,Результат вычислений из первойгруппы решающих блоков 4 передаетсяв блок 2 управления, Для этого решающий блок 4 по шине 10 вырабатыва 1233149ет адрес, который поступает на входдешифратора 46 адреса (фиг. 4) пошине 9,2 сигнал "Запись", а по шине9.1 - информацию, которая записывается в регистр 43 коммутатора 3 исходных данных и результатов, По шине 1.2 сигнал "Запрос" поступает вблок 2 управления, который считывает информацию из регистра 43 черезключи 42 и шину 7. 1 в узел 13 памяти, Для этого блок управления по шине 6.3 формирует адрес, который поступает на вход дешифратора 41 и сиг.нал "Чтение", который поступает навход элемента И 44,Приведены временные диаграммы работы для синхронизаторов 23 и 26при выполнении цикла выборки, записи и чтения (фиг, 8 и 1 О), а такжепри выполнении одного цикла операцииделения (фиг, 9 и 11),Таким облазом, введение новыхфункциональных блоков и связей позво.ляет повысить производительность устройства за счет распараллеливаниявычислительного процесса в решающихблоках.Формула изобретенияУстройство для решения дифференциальных уравнений, содержащее блок управления, первую группу из двух решающих блоков и первую группу из двух коммутаторов исходных данных и результатов, каждый коммутатор исходных данных и результатов содержит регистр ввода, регистр вывода, группу выходных ключей, группу входных ключей, четыре элемента И, два дешифратора адреса, причем выходы регистра вывода соединены с информационными входами выходных ключей, выходы регистра ввода - с информационными входами входных ключей, выход первого элемента И соединен с входом синхронизации регистра вывода выход второго элемента И - с управляющими входами выходных ключей, выход первого дешифратора соединен с первыми входами первого и третьего элементов И, выход третьего элемента И - с управляющими входами входных ключей, выход второго дешифратора адреса соединен с первыми входами второго и четвертого элементов И, выход четвертого элемента И - с входом синхронизации регистра ввода, каждый решающий блок содержит регистр результата, синхронизатор,регистр первого операнда; регистрвторого операнда, дешифратор команд,сумматор, регистр команд, счетчиккоманд, две группы ключей, регистрадреса, узел памяти, регистр частичного результата, в каждом решающемблоке первый выход синхронизаторасоединен с входом синхронизации регистра второго операнда, второй выход синхронизатора - со счетным входом счетчика команд, третий выход -с входом синхронизации регистра адреса, четвертый выход - с управляющими входами ключей первой группы,пятый выход - с управляющими входами ключей второй группы, шестой выход - с входом синхронизации регистра команд, седьмой выход - с входом.20 синхронизации регистра результата,восьмой выход - с входом синхронизации регистра первого операнда, девятый выход - с управляющим входомсумматора, десятый выход - с входомсинхронизации регистра частичногорезультата, первая группа входов кода режима синхронизатора - с выходами дешифратора команд, входы которого соединены с выходами регистра команд, выходы ключей второй груп 30пы - с информационными входами регистра второго операнда, регистракоманд и с информационными входамирегистра первого операнда, выходысчетчика команд соединены с информаЗ 5 ционными входами регистра адреса,выходы регистра частичного результата - с входами первого слагаемогосумматора, входы второго слагаемого которого соединены с информацион- "0 ными выходами регистра первого операнда, выходы сумматора соединены синформационными входами регистра результата и второй группой входов кода режима синхронизатора, выходы 45 регистра второго операнда соединеныс третьей группой входов кода режима синхронизатора, выходы регистрарезультата - с входами ключей первой группы и информационными входа ми регистра частичного результата,одиннадцатый выход синхронизаторасоединен с входом записи узла памяти,двенадцатый вьгход - с входом чтенияузла памяти, информационные входы 55 ключей второй группы - с выходами узла памяти, выходы ключей первой группы - с информационными входами узлапамяти, выходы регистра адреса - с12адресными входами узла памяти, выходы выходных ключей группы и входы регистра ввода каждого коммутатора исходных данных и результатов первой группы соединены 1 соответственно с информационными входами ключей второй группы и выходами ключей первой группы соответствующего решающего блока первой группы, входы второго дешифратора адреса, второй вход четвертого элемента И второй вход второго элемента И и выход первого элемента И каждого коммутатора исходных данных и результатов первой группы соединены соответственно с выходами регистра адреса, одиннадцатым и двенадцатым выходами синхронизатора и первым входом четвертой группы входов кода режима синхронизатора соответствующего решающего блока первой группы, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности, в него введены (и) группы из трех решающих блоков и (п) группа коммутаторов исходных и промежуточных данных, из которых первая группа содержит четыре коммутатора исходных и промежуточных данных, (и)-я группа коммутаторов содержит три коммутатора исходных и промежуточных данных, а остальные группы коммутаторов - по восемь коммутаторов исходных и промежуточных данных, каждьгй коммутатор исходных и промежуточньгх данных содержит регистр, группу ключей, два элемен. та И, два дешифратора адреса, причем выходы регистра соединены с информационными входами ключей, вьмод первого дешифратора адреса соединен .с первым входом первого элемента И, выход которого соединен с синхронизирующим входом регистра, выход второго дешифратора адреса соединен с первым входом второго элемента И, выход которого соединен с управляощими входами ключей, блок управления содержит узел памяти, две группы ключей, регистр адреса, регистр команд, регистр частичного результата, счетчик команд, дешифратор команд, сумматор, регистр делителя, регистр делимого, синхронизатор, регистр частного, выходы регистра адреса соединены с адресными входами узла памяти, выходы первой группы ключей соединены с информационными входами узла памяти, информационные выходы которого соединены с информационны 33149 1 О ми входами второй группы ключей,первый выход синхронизатора соединен с входом записи узла памяти, вто рой вьмод - с входом чтения узла памяти, первый выход синхронизатора - с управляющим входом счетчика команд, второй выход - с управляющимвходом регистра адреса, третий выход - с управляющими входами первой группы ключей, четвертый выход - с управляющими входами второй группыклочей, пятый выход - с управляющимвходом регистра команд, шестой выход - с управляюцим входом регистра частичного результата, седьмой выход - с управляющим входом сумматора, восьмой вьгход - с управляющим входом регистра делителя, девятый выход - с управляющиМ входом регистра частного, десятый выход - с управляющим входом регистра делителя, перваягруппа входов када режима синхронизатора соединена с выходами дешифратора команд, входы которого соединены с выходами регистра команд, чьмоды ключей второй группы - с входами регистра команд, информационными входами регистра частичного результата,ЭО 35 4 О Я Я 55 регистра делимого, регистра делителяи выходами сумматора, выходы счетчика команд - с входами регистра адреса, выходы регистра частичного результата - с входами первого слагаемого сумматора, входы второго слагаемого которого соединены с выходами регистра целителя, выходы сум-матора - с второй группой входовкода режима синхронизатора.и с входами регистра частного, выходы которого соединены с информационнымивходами ключей первой группы, выхо,цы регистра делимого - с третьейгруппой входов кода режима синхронизатора, выходы регистра адреса -с входами первого дешифратора адреса каждого коммутатора исходных данньГх и результатов с входами дешиф"ратора адреса каждого коммутатора исходим и промежуточных данных (и)-йгруппы, с вхоцами дешифраторов адреса перво;о, четвертого н шестогокоммутаторов исходных и промежуточньм ,цанных 2 -,и)-х групп, выходыпервой группь. клочей соединены с входами регистра вывода кажцого коммутатора исходных данных и результатов,с входами регистра каждого коммутатора исходных и промежуточных данных11 12 ЗЗ 1первого, четвертого и шестого коммутаторов исходных и промежуточныхданных 2-(и)-х групп, входы ключейвторой группы - с вьгходами входныхключей каждого коммутатора исходных5данных и результатов, первый выходсинхронизатора блока управления соединен с вторым входом первого элемента И каждого коммутатора исходныхданных и результатов, с вторым входом первого элемента И каждого коммутатора исходных и промежуточныхданных (и)-й группы, с вторыми входами первых элементов И первого,четвертого и шестого элементов исходных и промежуточных данных 2-(и)-х групп, второй выход синхронизатора блока управления соединен свторым входом третьего элемента Икаждого коммутатора исходньгх данныхи результатов, выход четвертого эле -мента И каждого коммутатора исходных данных и результатов, выходы вторых элементов И первого, четвертогои шестого коммутаторов исходных ипромежуточных данных 2-(и)-х групп,выход второго элемента И каждого коммутатора исходньгх и промежуточныхданных (и)-й группы соединены с соответствующими входами четвертой30группы входов кода режима синхронизатора блока управления, выходы регистра адреса первого и второго решающих блоков первой группы соединены соответственно с дегдифраторамиадреса первого, второго, третьего ичетвертого коммутаторов исходных ипромежуточных данных первой группы,входы второй группы ключей первого ивторого решающих блоков первой группы соединены соответственно с выходами ключей первого, второго,третьего и четвертого коммутаторовисходных и промежуточных данныхпервой группы, второй и третий входы четвертой группы входов кода режима синхронизатора первого решающего блока первой группы соединенысоответственно с выходами первьгх. элементов И первого и второго коммутаторов исходных и промежуточныхданных первой группы, второй и третий входьг четвертой группы входовкода режима синхронизатора второгорешающегоблока первой группы соединены соответственно с выходамипервых элементов И третьего и четвертого коммутаторов исходных и промежуточных данных перой группы,49 12,двенадцатые выходы синхронизаторовпервого и второго решающих блоковпервой группы соединены соответственно с вторыми входами вторых элементов И первого, второго, третьегои четвертого коммутаторов исходныхи промежуточных данных первой группы, выход второго элемента И, входырегистра, второй вход первого элемента И, входы первого дешифратораадреса первого коммутатора исходныхи промежуточных даннъх первой группы соединены соответственно с вторымвходом четвертой группы входовкода режима синхронизатора,с выходами первой группы ключей, с первымвыходом второй группы выходов распределителя импульсов, с выходамирегистра адреса первого решающегоблока второй группы, входы регистра,второй вход первого элемента И, входы первых дешифраторов адреса второго и четвертого коммутаторов исходных и промежуточных данных первойгруппы соединены соответственно свыходами ключей первой группы, одиннадцатым выходом синхронизатора,выходами регистра адреса третьегорешающего блока второй группы, выходы вторых элементов И второго и четвертого коммутаторов исходных и промежуточных данных первой группы соединены соответственно с вторым итретьим входами четвертой группьг входов кода режима синхронизатора третьего решающего блока второй группы, выход второго элемента И, входырегистра, второй вход первого элемента И, входы первого дешифратораадреса третьего коммутатора исходных и промежуточных данных первойгруппы соединены соответственно с"вторым входом четвертой группы входов кода режима синхронизатора, с Вы.ходами ключей первой группы, с одиннадцатым выходом синхронизатора, с,.выходами регистра адреса второго решающего блока второй группы, выходы регистра адреса, двенадцатый выход синхронизатора, информационныевходы второй группы ключей, первыйвход второй группы входов кода режима синхронизатора каждого решающего блока (и)-й группы соединенысоответственно с входами дешифратора адреса, вторым входом второгоэлемента И, выходами ключей, выходом первого элемента И соответствующего коммутатора исходных и проме 1 З 12331жуточных данных (п)-й группы, вы-.ходы регистра адреса, двенадцатыйвыход синхронизатора, информационные входы ключей второй группы первого решающего блока 1-й группысоединены соответственно с выходамидешифратора адреса, вторым входомвторого элемента И, выходами ключейвторого и третьего коммутаторов исходных и промежуточных данных -й 10группы, второй и третий входы второйгруппы входов кода режима синхронизатора первого решающего блока 1-йгруппы соединены соответственно свыходом первого элемента И второго 15и третьего коммутаторов исходных ипромежуточных данных 1-й группы,выходы регистра адреса, двенадцатый выход синхронизатора, информационные входы второй группы ключей 2 Овторой вход второй группы входовкода режима синхронизатора второгорешающего блока ь-й группы соединены соответственно с входами дешифратора адреса, вторым входом второго элемента И, выходами ключей, выходом первого элемента И пятого коммутатора исходных и промежуточныхданных -й группы, выходы регистраадреса, двенадцатый выход синхрони- ЗОзатора, информационные входы второйгруппы ключей третьего решающегоблока -й группы соединены соответственно с входами дешифратора адресавторым входом второго элемента И,выходами ключей седьмого и восьмогокоммутаторов исходных и промежуточных данных ь-й группы, второй и третий входы второй группы входов кодарежима синхронизатора третьего решающего блока х-й группы соединенысоответственно с выходом первых элементов И седьмого и восьмого коммутаторов исходных и промежуточныхданных (1+1)-й группы, выход второго ч 9 1 чэлемента И, входы регистра, второйвход первого элемента И, входы первого дешифратора адреса второго коммутатора исходных и промежуточныхданных 1-й группы соединены соответ"ственно с вторым входом четвертойгруппы вхоцов кода режима синхронизатора, выхоцами ключей первой группы,одиннадцатым вьгходом синхронизатора с выходами регистра адреса первого решающего блока (+1)-й группы,выход второго элемента. И, входы регистра, второй вход первого элемента И входы первого дешифратораадреса седьмого коммутатора исходныхи промежуточных данных 1.-й группысоединены соответственно с вторым вхо-.дом четвертой группы входов кода режима синхронизатора выходами ключейпервой группы. одиннадцатым выходомсинхронизатора,;выходами регистра адреса второго решающего блок(ь+1)-йгруппы, входы первого дешифратораадреса третьего, пятого и восьмогокоммутаторов исходных и пром"жуточвых,цанных 1.-й группы соединены с выходами регистра адреса третьего решающего блока (х+1)-й группы, входырегистра третьего, пятого и восьмогокоммутаторов исходных и промежуточнъпс,цанных х- й группы соединены свьгходами первой группы ключей третьего решающего блока (1+1)-й группы,вторые входы первых элементов И третьего, пятого и восьмого коммутаторог исходных и промежуточных данных1-й грунпь соединены с одиннадцатымвыходом синхронизатора третьего реша.ющего блока (+1)-й группы, выходывторых элементов И третьего, пятого и восьмого коммутаторов исходныхи промежуточных данных 1-й группысоединены с четвертой группой входовкода режима синхронизатора третьегорешающего блока (1+1)-й группы.