Устройство для ортогонального преобразования цифровых сигналов по фурье-чебышеву

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 09) (И) С 06 Р 15/3 ЖРс р1 ЗИЬФЯЩЩ,ь ОПИСАНИЕ ИЗОБРЕТЕНИЯ У 3 на Ленина политехим, 50-летия Велициалистической реельство ССС 32, 1974. Аппаратурная еобразова 1978, видет Р 15/ ного и ергия" ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ АВТОРСНОМУСВИДЕТЕЛЬСТ(71) Киевский орденический институткой Октябрьской соволюции(54)(57) УСТРОЙСТВО ДЛЯ ОРТОГОНАЛЬНОГО ПРЕОБРАЗОВАНИЯ ЦИФРОВЫХ СИГНАЛОВПО ФУРЬЕ-ЧЕБЫЮЕВУ, содержащее первыйблок памяти, информационный входкоторого подключен к выходу аналогоцифрового преобразователя, вход которого является информационным входомустройства, вычислительный блок, вто-,рой блок памяти, информационный выходкоторого является первым информационным выходом устройства, блок постоянвой памяти, первый и второй блокивычисления адреса, о т л и ч а ю щ ее с я тем, что, с целью упрощенияустройства, оно содержит третий ииетвертый блоки памяти, первый ивторой комбинационные сумматоры иблок формирования управляющих импульсов, при этом информационныйвход третьего блока памяти подключенк выходу аналого-цифрового преобразователяя, выходы первого и второго комбинационных сумматоров подключенык информационным входам соответственно второго н четвертого. блоков памяти, информационный выход четвертого блока памяти является вторым информационным выходом устройства, причем вычислительный блок содержит первый, второй, третий и четвертый сумматоры, первый, второй, третий и четвертый вычитатели, первый, второй, третий и четвертый умножители, выход первого сумматора подключен к первому входу первого умножителя, выход которого подключен к первым входам второго сумматора и первого вычитателя, выходы которых подключены соответственно к первым входам первого и второго комбинационных сумматоров, выход второго вычитателя подключен к Ей первому входу второго умножителя, выход которого подключен к первым входам третьего сумматора и третьего фвычитателя, выхды которых подключены к вторым входам соответственно Я второго и первого комбинационных)фифасумматоров, выход четвертого сумматора подключен к первому входу третьегоумножителя, выход которого подключенк вторым входам третьего сумматора итретьего вычитателя, выход четвертого фффффвычитателя подключен к первому входучетвертого умножителя, выход которого подключен к вторым входам второгосумматора и первого вычитателя, вторые входы первого и третьего умножителей вычислительного блока подключены к выходу реальной части числа,блока постоянной памяти, выход мнимой части числа которого подключенк вторым входам второго и четвертогоумножителей вычислительного биока,выход реальной части операнда первого блока памяти ттодключен к первым,ративной памяти. 15 1136На первый вход 56 блока 15 поступают тактовые импульсы записи коэффициентов, которые через элемент 55 задержки (с задержкой на время одного такта. работы вычислительного блока 5 5) поступают на один из входов элемента И 52. На другой вход элемента И 52 входа 53 блока поступает потенциал разрешения записи. С выхода элемента И 52 заданная по длительности 10 последовательность тактовых импульсов записи поступает через элемент ИЛИ 50 на выход 51 блока. Потенциал разрешения записи поступает также на выход 54 блока. На выход 57 блока подаются тактовые импульсы с выхода генератора 58 тактовых импульсов. На вход 48 блока через элемент НЕ 47 на один из входов элемента И 49 поступает потенциал разрешения счи тывания коэффициентов, а на другой вход - тактовые импульсы с генератора 58. С выхода элемента И 49 сформированная по длительности последовательность тактовых импульсов считывания коэФфициентов подается через элемент ИЛИ 50 на выход 51 блока.Принцип работы счетчика 34 блока . вычисления адреса состоит в следующем. Начальное состояние счетчика 34 30 (фиг.7) соответствует нулевым состояниям счетчика 59 адреса и триггера бб, Счетчик 59 адреса начинает вырабатывать адрес записи при поступлении тактовых импульсов на вход 60 счетчи-З 5 ка 34. При достижении счетчиком 59 адреса значения, когда на всех разрядах выхода - "1", импульс переноса, поступая через элемент И 67 устанав ливает триггер 66 в единичное состояние (Р 11 = 1), а счетчик 59 адреса начинает заново считать, вырабатывая адрес считывания. Когда же значение старшего Р-го разряда счетчика 59 становится опять равным " 1" (Р = 1). 451 то на вход 63 счетчика 34 поступает импульс сброса счетчика 59 адреса в "0". Затем счетчик 59 адреса начинает считать снова до, значенияФР = 1, далее происходит опять его обнуление и тд. до тех пор, пока на вход 64 счетчика 34 не поступает импульс сброса счетчика 34 в начальное состояние. Этот импульс установит в "0" счетчик 59 адреса через элемент ИЛИ 62 и триггер 66 через элемент И 65. Значения Р-ых разрядов выхода счетчика 59 адреса поступают на выход 61 счетчика 34, а значение прямого выхода триггера 66 (Р 11) на выход 68 счетчика 34 Счетчик 34 (фиг.8) блока 8 работает следующим образом, В начальном состоянии счетчик 59 адреса установлен в нулевое состояние,. а триггер 66 - в единичное. В таком режиме счетчик 59 адреса вырабатывает адрес ,записи. Когда значение старшего Р-го разряда достигает значения Р 1 = 1, то по этому импульсу триггер 66 устанавливается в нулевое состояние.,Одновременно с обнулением триггера 66 происходит и обнуление счетчика 59 адреса по импульсу сброса, поступающему на первый вход 63 счетчика 34, Счетчик начинает заново считать, вырабатывая адрес считывания до тех пор, пока на вход 64 счетчика 34 не с поступит импульс установки его в начальное состояние.Предлагаемое устройство вычисляет полный спектр сигнала, который распределен по оси частот неравномерно с большим сгущением в центре частотного диапазона. Такое сгущение спектра устраняет неопределенность оценки спектра из-за размытия спектра,связанную с несовпадением частотсоставляющих сигнала с частотой весовых функций преобразования, Переход к повышению частотного измерения сигналов в известном устройстве неэффективен и связан с усложнением устройства и резким увеличением объема опе113 Ь 181 Составитель А. Баовецкая Техред В.Палий овК Подписноо комитета СССРи открытийРаушская наб., д. 87 38 ак атент", г. Уагород, ул ктная, 4 Тирам 710ВНИИПИ Государственнопо делам изобретений113035, Москва, Ж,ор Л Пилипенко11 З 6 входам первого сумматора н второго вычитателя вычислительного блока, выход мнимой части операнда первого блока памяти подключен к первым входам четвертого сумматора и четвертого вычитателя вычислительного блока, вторые входы которых подключены к выходу мнимой части операнда третьего блока памяти, выход реальной части операнда которого подключен к вторым входам первого сумматора,и второго вычитателя вычислительного блока, причем блок формирования управляющих импульсов содержит генератор тактовых импульсов, элемент задержки, первый и второй элементы И, элемент ИЛИ и элемент НЕ, выход которого подключен к первому входу первого элемента И, выход которого подключен к первому входу элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, первый вход которого подключен к выходу элемента задержки, выход генератора тактовых импульсов подключен к второму входу первого элемента И, при этом первый и второй блоки вычисления адреса с.одержат первый и второй элементы НЕ, первый, второй и третий элементы И, преобразователь прямого кода в дополнительный и счетчик, информационный выход которого подключен к информационному входу преобразователя прямого кода в дополнительный, вход синхронизации которого соединен с первыми входами первого и второго элементов И, входам первого элемента НЕ и подключен к выходу Р-го разряда счетчика, выход (Р+1)-го разряда счетчика подключен к второму входу первого элемента И и входу второго элемента НЕ, выход которого подключен к второму входу второго элемента И и первому входу третьего элемента И, второй вход которого подключен к входу первого элемента НЕ, выход первого элемента И подключен к входу установки в "О" счетчика, информационные выходы счетчиков первого и второго блоков вычисления адреса подключены к адресным входам соответственно первого и второго блоков памяти, входы разрешения записи которыхподключены соответственно к выходу(Р+1)-го разряда счетчика первогоблока вычисления адреса и выходутретьего элемента И второго блокавычисления адреса, выходы преобразователей прямого кода в дополнительныйкоторых подключены к адресным входамсоответственно третьего и четвертогоблоков памяти, входы разрешения записи которых подключены соответственнок выходу второго элемента И первогоблока вычисления адреса и выходу(9+1)-го разряда счетчика второгоблока вычисления адреса, выходы(Р+1)-го разряда счетчиков первогои второго блоков вычисления адресаподключены к входам разрешения считывания соответственно третьего ивторого блоков памяти, а выход третье-.го элемента И первого и выход второгоэлемента И второго блоков вычисленияадреса подключены к входам разрешения считывания соответственно первого и четвертого блоков памяти, выходпервого элемента И первого блока вычисления адреса подключен к входуэлемента задержки блока формированияуправляющих импульсов, выход генератора тактовых импульсов которого подключен к счетному входу счетчикапервого блока вычисления адреса, выход (Р+1)-го .разряда счетчика которого подключен к второму входу второ. -го элемента И блока формированияуправляющих импульсов и установочномувходу (Р +1)-го разряда счетчика вто"рого блока вычисления адреса, выход(Р+1)-го разряда счетчика которогоподключен к входу элемента НЕ блокаформирования управляющих импульсов,выход элемента ИЛИ которого подключен к счетному входу счетчика второго блока вычисления адреса, выходпервого элемента И которого подключен к установочному входу (Р+1)-горазряда счетчика первого блока вычисления адреса.10 Изобретение относится к вычислительной технике и может быть использовано для цифровой обработки сигналов, спектрального анализа различных процессов, в.особенности 5 в таких областях, как радиолокация, доплеровские системы измерений, гидролокация, системы с повышенной разрешающей способностью анализа сигналов.Известно устройство, содержащее блок ввода данных, два запоминающих устройства, блок вычитания, сумматор, , блок умножения, блок экспоненциальных функций и синхронизатор Я . 15Недостатком устройства является необходимость значительного увеличения оборудования для улучшения частотного разрешения путем увеличения числа отсчетов в выборке М. 20Наиболее близким к изобретению , техническим решением является устройство, реализующее алгоритм быстрого преобразования Фурье БПФ), содержащее аналого-цифровой преобразова тель, два блока памяти, два блока вычисления адреса, вычислительный блок и блок весовых функций. При этом вход аналого-цифрового преобра- . зователя соединен с входом устройст- З 0 ва, а выход - с первым входом первого блока памяти, второй вход которого соединен с выходом первого блока вычисления адреса, а выход подключен к первому входу вычислительного блока, второй и третий входы которых подсоединены к блоку весовых функций, первый выход вычислительного блока подключен к первому входу второго блока памяти, а второй и третий 4 выходы - соответственно к входам блоков вычисления .адреса, выход которого подключен к второму входу второго блока памяти, первый выход которого, соединен с выходом устройства 45 а второй выход второго блока памяти .подключен к четвертому входу вычислительного блока 2 .Процедура вычисления коэффициентов Фурье по алгоритмам БПФ сводится к 50 вычислению спектра в равноотстоящих точках на оси частот. Она представляет собой грубый набор фильтров первого порядка, равноотстоящих по оси частот, При анализе сигналов, содер жащих частоты, близкорасположенные одна к другой, тяжело подобрать фильтры так, чтобы их собственные резонансные частоты совпадали с составляющими сигнала. Ввиду этого появляется неопределенность оценки спектра из-за размытия спектра, Увеличение разрешения ведет к усложнению устройства.Устранение этого недостатка возможно, если использовать набор фильтров с неравномерным расположением пооси частот, заданный по закону агссоз .,При этом в заданном частотном диапазоне всегда найдется по крайней мере два фильтра, расстояние между которыми по оси частот близко к расстоянию составляющих сигнала. С другой стороны, с помощью гетеродинного преобразователя сигнал всегда можно сместить на нужный участок частотной шкалы так, чтобы отклики этих фильтров были максимальны, что соответствует совпадению спектральных компонент сигналов с набранными фильтрами еЦель изобретения - упрощениеустройства.Поставленная цель достигается тем, что устройство для ортогонального преобразования цифровых сигналов по фурье-Чебьппеву,содержащее первый блок памяти, информационный вход которого подключен к выходу аналого-цифрового преобразователя, вход которого является информационным входом устройства, вычислительный блок, второй блок памяти, информационный выход которого является первым информационным выходом устройства, блок постоянной памяти, первый и второй блоки вычисления адреса, содержит также третий-и четвертыи блоки памяти, первый и второй комбинационные сумматоры и блок формирования управляющих импульсов, при этом информационный вход третьего блока памяти подключен к выходу ана" лого-цифрового преобразователя, выходы первого и второго комбинационных сумматоров подключены к информационным входам соответственно второго и четвертого блоков памяти,информацион" ный выход четвертого блока памяти является вторым информационным выходом устройства,причем вычисличель-, ный блок содержит первый, второй, третий и четвертый сумматоры, первый, второй, третий и четвертый вычитатели, первьй, второй, третий и четвертый умножители, выход первого сумматора подключен к первому, входу первого113 бумножителя, выход которого подключен к первым входам второго сумматора и первого вычитателя, выходы которых подключены к первым входам соответственно первого и второго комбинационных сумматоров, выход второго вычитателя подключен к первому входу вто" рого умножителя, выход которого подключен к первым входам третьего сумматора и третьего вычитателя, выходы 1 О которых подключены к вторым входам соответственно второго и первого коМ- бинационных сумматоров, выход четвертого сумматора подключен к первому входу третьего умножителя, выход которого подключен к вторым входам третьего сумматора и третьего вычитателя, выход четвертого вычитателя подключен к первому входу четвертого умножителя, выход которого подключен О к вторым входам второго сумматора и первого вычитателя, вторые входы первого и третьего умножителей вычислительного блока подключены к выходу реальной части числа блока постояннойд памяти, выход мнимой части числа которого подключен к вторым входам второго и четвертого умножителей вычислительного блока, выход реальной части операнда первого блока памяти подключен к первым входам первого сумматора и второго вычитателя вычислительного блока, выход мнимой части операнда первого блока памяти подключен к первым вхоцам четвертого сум 35 матора и четвертого вычитателя вычислительного блока, вторые входы которых подключены к выходу мнимой части операнда третьего блока памяти, выход реальной части операнда которо- го подключен к вторым входам первого сумматора и второго вычитателя вычислительного блока, причем блок формирования управляющих импульсов содержит генератор тактовых .импульсов, элемент задержки, первый и второй элементы И, элемент ИЛИ и элемент НЕ, выход которого подключен к первому входу первого элемента И, выход ко" торого подключен к первому входу элемента ИЛИ, второй вход которого подключен к выходу второго элемента И первый вход которого подключен к выходу элемента задержки, выход генератора тактовых импульсов подключен к второму входу первого элемента И, при этом первый и второй блоки вычисления адреса содержат первый и вто 181 4рои элементы НЕ, первый, второй и третий элементы И, преобразователь прямого кода в дополнительный и счетчик, информационный выход которого подключен к информационному входу преобразователя прямого кода в дополнительный, вход синхронизации которого соединен с первыми входами первого и второго элементов И, входом первого элемента НЕ и подключен к выходу Р"го разряда счетчика, выход (Р+1)-го разряда счетчика подключен к второму входу первого элемента И и входу второго элемента НЕ, выход которого подключен к второму входу второго элемента И и первому входу третьего элемента И, второй вход которого подключен к входу первого элемента НЕ, выход первого элемента И подключен к входу установки в "О" счетчика, информационные выходы счетчиков первого и второго блоков Вычисления адреса подключены к адресным входам соответственно первого и второго блоков памяти, входы разрешения запйси которых подключены соответственно к выходу (Р+1)-го разряда счетчика первого блока вычисления адреса и выходу третьего элемента И второго блока вычисления адреса, выходы преобразователей прямого кода в дополнительный которых подключена к адресным входам соответственно третьего и четвертого блоков памяти, входы разрешения записи которых подключены соответственно к выходу второго элемента И первого блока вычисления адреса и выходу (Р+1)-го разряда счетчика второго .блока вычисления адреса, выходы (Р+1)- го разряда счетчиков первого и второго блоков вычисления адреса подключены к входам разрешения считывания 3соответственно третьего и второго блоков памяти, а выход третьего элемента И первого и выход второго элемента И второго блоков вычисления адреса подключены к входам разрешения считывания соответственно первого и четвертого блоков памяти, выход первого элемента И первого блока вычисления адреса подключен к входу элемента задержки блока формирования управляющих импульсов, выход генератора тактовых импульсов которого подключен к счетному входу счетчика первого блока вычисления адреса, выход (Р+1)-го разряда счетчика котороЭ 1136181 бго подключен к второму входу второго ка 4 подключены соответственно кэлемента И блока формирования управ- адресному входу, входам "Запись" иляющих импульсов и установочному вхо- "Чтение" блока 3 памяти. Те же шиныду (Р+1)-го разряда счетчика второго второго выхода блока 4 подключеныблока вычисления адреса, выход (Р+1)- 5 аналогичным образом к таким же вхого разряда счетчика которого подклю- дам блока 10 памяти.чен к входу элемента НЕ блока форми- Блок 8 вычисления адреса аналогирования управляющих импульсов, вывод чен конструктивно блоку 4 вычисленияэлемента ИЛИ которого подключен к адреса. При этом первая, вторая исчетному входу счетчика второго бло третья шины первого выхода блока 8ка вычисления адреса, выход первого подключены соответственно к адресноэлемента И которого подключен к уста- му входу, входам "Чтение" и "Запись"новочному входу (Р+1)-го разряда блока 7 памяти, а те же шины второгосчетчика первого блока вычисления выхода - аналогично к тем же входамадреса, 15 второго входа блока 13 памяти.На фиг. представлена блок-схема Блок 15 формирования управляющихустройства для ортогонального преоб- импульсов (фиг.6) содержит элементразования цифровых сигналов по фурье- НЕ 47, вход 48, элемент И 49 эле-ЭЧебышевуф на фиг.2 - блок-схема вы- мент ИЛИ 50, выход 51 элемент И 52,числительного блока; на фиг.3 - , 2 О вход 53, выход 54, элемент 55 задержструктурная схема блока вычисления ки, вход 56, выход 57 и генераторадреса; на фиг.4 - последовательность 58 тактовых импульсов.отсчетов сигнала с учетом их симмет- Счетчик 34 блока 4 (фиг. 8 и 9)рии; на фиг.5 - последовательность содержит счетчик 59 адреса, вход 60,спектральных составляющих, упорядо выход 61, элемент ИЛИ 62, входы 63ченная по закону агссоз ; на фиг.6 - и 64, элемент И.65, триггер 66, злеструктурная схема блока формирования мент И 67 и выход 68управляющих импульсов; на фиг.7 Счетчик 34 блока 8 выполнен конструктурная схема счетчика первого структивно аналогично счетчику 34блока вычисления адреса; на фиг.8 - ЭО блока 4. Однако первый вход элементаструктурная схема счетчика второго И 67 подключен к второму входу 64блока вычисления адреса. счетчика 34, а первый и второй входыУстройство содержит аналого-цифро- элемента И 65 подключены к старшемувой преобразователь 1, информационный Р-му разряду выхода счетчика 59 адревход 2; блок 3 памяти, блок 4 вычис- , са,35ления адреса, вычислительный блок 5, Блоки 3, 7, 10 и 13 памяти состоятблок 6 постоянной памяти, блок 7 из ОЗУ комплексных чисел, в ячейкахпамяти, блок 8 вычисления адреса, которых хранятся действительные иинформационный выход 9, блок 10 памя- мнимые составляющие комплексных чити, комбинационные сумматоры 11 и 12 4 О сел. Объем памяти каждого блока па 140 йблок 13 памяти, информационный выход мяти составляет -+1 ячеек.и блок 15 формирования. управления4 Алгоритм преобразования Фурье-Чеюимпульсов. бышева вычисляет коэффициенты ФурьеВычислительный блок 5 (фиг.2) со- с неравномерным частотным представдержит сумматор 16, вход 17, вычита лением. Это частотное представлениетель 18, вход 19, сумматор 20, вы- задается по закону К =агссоз д, гдечитатель 21, умножители 22 и 23, - нормированная безразмерная частовходы 24 и 25, умножители 26 н 27, та, задаваемая в интервалах +1,-1вычитатель 28, сумматор 29, выход 30, для К 60 Я,1=0, и -1,Ц длясумматор 31, вычитатель 32 и выход 3 К е д, 2=1 И, 1.=И/2.Блок 4 вычисления адреса (фиг,3) В предлагаемом устройстве вычиссодержит счетчик 34, выход 35, пре- ление коэффициентов преобразованияобразователь 36 прямого кода в допол- Фурье заменяется преобразованиемнительный, выход 37, элемент И 38, Фурье-Чебышева с весовыми функциямиэлемент НЕ 39, элемент И 40, элемент 55 видаИ 4 1, элемент НЕ 42, выход 43, вход ехр(1 п агссоз 3.)=Т-1 О (1) (1)в )44, выход 45 и вход 46. Лервая, вторая и третья шины первого выхода бло. где Тп(1)=соз(п агссоз ) и 0 щ= з 1 п (и агссоз ) - соответственно косинусная и синусная составляющие, являющиеся ортогональными полиномами Чебышева первого и второго рода;и - временная безразмерная последовательность, и = О,+1,+2+Ь,Анализируемый сигнал, представленный в виде дискретных отсчетов х косинусоиды для Й = 16 показан на фиг. 4 а. На фиг4 и 4 показаны 1 О те же дискретные отсчеты, но с учетом симметрии и сигнала относительно центра интервала О,й. На фиг, 43 показаны отсчеты для отрицательных значений п, а на фиг.4 - положительных значенийй, При этом на фиг.49 номера 7 дискретных отсчетов х(п) совпадают со значениями й, а для фиг.43 и 4 о они соответственно равны и= -8,-7,-6-0, 1=0,1,28,20 Нормированная частотадляагссоз 1 вычисляется из соотношения251.-в+ к.Э где= 0,2,4ЬАлгоритм вычисления коэффициентов Фурье состоит в том, что каждая такая50 ,элементарная матрица умножается на двухточечный вектор-столбец сигнала Х состоящий из двух отсчетов сигнал%ла вида55 8Так, д 3 Я случая Й= 16 1 = +1,+431 12 м 4 ФНа фиг.5 показана последовательность номеров к значений частоты К для случая И16. Зависимость агссоз 1 симметрична относительно значения агссоз, тогда дая значений .4 е 1,-1, 7 = 0,1,28 и для значений 1 Е -1,1, Ф 8,9,1016.Преобразование фурье-Чебышева в матричной форме А может быть представлено в виде произведения матрицы К с весовыми функциями (1) и вектора- столбца сигнала ХА щ К Х (2).Матрица К состоит из (8+2)(К+2) элементов, где число столбцов равно числу (И+2) отсчетов сигнала, а число строк - количеству (В+2) спектральных составляющих. Данная матрица К упорядочивается таким образом, что в ней образуются элементарные матрицы К, состоящие из 22 элементов. Тогда матрица К выглядит следующим образомПромежуточные произведения А = = К, Х днакапливаются для всех значений отсчетов и . Накопленная сумма промежуточных произведений элементарных матриц дает одновременно две спектральные составляющие. Число отсчетов по й и К увеличено на два. Это позволяет без нарушения структуры устройства выполнить преобразование (К+2) отсчетов сигнала нвычислить (8+2) спектральные составляющие.Из (8+2) отСчетов сигнала два из них являются нулевыми, поэтому в матрице (3) элементы матриц 2 1,-го 5 и 0-го столбцов умножаются на, элементы матриц Х с одним нулевым отсчетом соответственно Х и Х 2охИ) ф ОУстройство работает следующим образом.На вход 2 устройства поступает аналоговый сигнал, который подвергается дискретизации в аналого-цифровом преобразователе 1. С выхода последнего отсчеты сигнала х(П) ,поступают на входы двух блоков 3 и 10 памяти. Запись отсчетов сигнала 20 производится сначала в блок 3 памя- ти, затем - в блок 10 памяти по адресам записи, поступающим на соответствующие входы этих блоков соответственно с выходов блока 4 вычисления адреса. В блоки 3 и 10 памяти записывается по ь значений отсчетов сигнала. При этом в дополнительную ячейку каждого блока памяти значения отсчетов сигнала не записываются, а 30 содержимое данных ячеек остается нулевым, в результате чего обеспечивается формирование нулевых значений отсчетов элементарных сигналов Х ио 2 Х выражения (5), когда х(Ь) = 0 и х(-О) = О.После записи Й отсчетов сигнала х(1) блок 4 вычисления адреса формирует адрес считывания дчя двух блоков 3 и 10 памяти одновременно. Два 4 дискретных значения сигнала х(-й) и х(П) поступают соответственно на входы вычислительного блока 5, на другие входы - полиномы Чебьппева первого и второго рода. Коэффициен ты Т и ц вырабатываются одновременно в блоке б. Вычисления, производимые в вычислительном блоке 5, являются базовой операцией предлагаемого устройства и заключаются в операции О умножения элементарной матрицы К. на вектор-столбец сигнала Х.Сигналы х(-й) и х(И) являются комп. лексными, поэтому на входы блока Б поступают как действительные, так и мнимые составляющие отсчетов сигнала, а на его выходах образуются соответственно значения элементов про=межуточных произведений а и а .мат 1рицы А также в виде действительныхи мнимых составляющих. В комбинационном сумматоре 11 накапливаются действительные и мнимые составляющие элемента а, а в комбинационном сумматоре 12 - действительные и мнимые составляющие элемента а 1 по всем значениям Ц,. Накопленные значения промежуточных произведений А в виде двухкоэффициентов Фурье записываютсяпо адресу записи блока 8 в два блока7 и 13 памяти одновременно.Для формирования адреса записиблока 8: с выходов блока 4 соответственно на входы блока 15 формированияуправляющих импульсов поступают импульс конца считывания всех значенийотсчетов сигнала и потенциал разрешения записи;В блоке 15 формируются тактовыеимпульсы, записи коэффициентов Фурье,поступающие с.выхода этого блока.Число данных импульсов в блоке 15определяется длительностью потенциала разрешения записи, который в своюочередь с соответствующего выходаблока 15 поступает на вход блока 8и устанавливает его в режим записи.Тактовые импульсы записи поступаютв блок 8 (1.+1) раз, по которым формируются адреса записи всех (И+2)вычисленных коэффициентов Фурье.В блок 7 памяти записываются (1,+1)коэффициентов для К 6 Ко,КД, а вблок 13 памяти - О +1) коэффициентовдля К 6 К,К.После записи в блоки 7 и 13 памяти (й+2) коэффициентов блок 8 переходит в режим считывания данныхкоэффициентов. При этом в блоке 8вырабатывается потенциал разрешениясчитывания, который с его выходапоступает на вход блока 15,Потенциал разрешения считыванияв блоке 15 определяет длительностьтактовых импульсов считывания, поступающих на вход блока 8,На вход блока 4 поступают тактовые импульсы записи и считыванияотсчетов с выхода блока 15.В режиме считывания блока 8 вычисления адреса с блоков 7 и 13 памятисчитано покоэФфициентов Фурье.Сначала с блока 7 памяти поступаюткоэффициенты на выход 9 устройствадля интервала значений Кв КО,К 1.Д. Затем с блока 13 памяти на выход 14 устройства считаны коэффициенты .для интервала значений Ка К,К Д.Одновременно с режимом считывания 5 коэффициентов Фурье устройство переходит в режим записи следующей выборки отсчетов сигнала по импульсу записи выборки сигнала, приходящего на вход блока 4 с выхода третьего блока 8. Работа устройства далее повторяется.Таким образом, в устройстве совмещены запись отсчетов сигнала и считывание вычисленных коэффициентов.Вычислительный блок 5 (фиг,2) работает следующим образом.На входы 17 и 19 блока поступают соответственно отсчеты сигнала х(й)= = х(-О) и х (л) = х(п) в комплекс 2ном видех= х+ х 11, х = х+ х 1,где 1 - символ действительной части;1 - символ мнимой части.При этом х поступает по шине входа 17 блока на входы сумматора 16 и вычитателя 18, а х - по второй шине на входы сумматора 20 и вычитателя21. Аналогично х поступает по первой шине входа 19 блока на входы сумматора 16 и вычитателя 18, а к 1 в по второй шине на входы сумматора 20 и вычитателя 21. 35Отсчеты хи х перед умножением с коэффициентами Т и Ц подвергаются предварительному преобразованию в сумматорах 16 и 20 и вычитателях 18 и 21. Так, на выходах сумматора 10 16 и вычитателя 18 появляются сумма (х 1, + х ) и разность (х - х 1) действительных значений отсчетов сигнала. Сумматор 20 и вычитатель 21 выдают сумму (х + х 1 ) и раз нОсть (х 1- х) мнимых составляющих сигнала. Значения сумм (х + х ) и (х + х 1) соответственно с выходов сумматоров 16 и 20 умножаются в умножителях 23 и 22 со значением коси нусного Т коэффициента Чебышева, поступающего с второго входа 24 блока. Синусный 0 коэффициент поступает с третьего входа 25 блока и перемножается в умножителях 26 и 27 соот ветственно со значением разностей (х 1 - х) вычитателя 18 и (х 1 - х ) вычитателя 21. Далее результаты перемножений опять подвергаются дополнительному преобразованию в сумматорах 29 и 31 и вычитателях 28 и 32. Так, значения умножителя 23 Т(х+ х ) и умножителя 27 Ц (х - х) в сумматоре 29 складываются а 1 =, Т(х+ х ) + + Ч(х - х), а в вычитателе 28принимают разность а= Т(Х 1 +х )- Ц(х 1 - х), Аналогично на выходе сумматора 31 выработана сумма а= = Т(х 1+х )+О(Х 1-х), а на выходе вычитателя 32 - разность а = Т(х +11 + х) ц(х 1 р Хр) фЗначения а, сумматора 29 и а 1 вычитателя 32 первого комплексного коэффициента а, а + а матрицы А поступают соответственно на первую и вторую шины выхода 33 блока. На первую шину выхода 30 блока поступает значение а с вычитателя 28, а на вторую шину - значение а с сумматора 31 второго коэффициента а= а +а2 Ч 4 1Блоки 4 и 8 вычисления адреса предназначены для вычисления адреса соответственно блоков 3, 10 и 7, 13 памяти в режимах записи и считывания информации.Принцип работы блоков вычисления адреса поясняется на примере блока 4 вычисления адреса для случая 11 = 16 (фиг.3) .Режим работы блока 4 определяется двумя разрядами, первый иэ которых непосредственно подсоединен к старшему Р-му разряду (Р 1 ) выхода счетчика 34, а второй - к старшему (Р+1)-му разряду (Р 11) выхода счетчика 34.Адрес записи Р и считывания Рсчетчика 34 поступает в блок 3 памяти по первой шйне выхода 35 блока, а в блок 10 памяти - через преобразователь 36 по первой шине выхода 37 блока.В исходном состоянии блок устанавливается в режим Р Р 1, = "00". В этом режиме производится запись отсчетов сигнала х(1) в блок 3 памяти по адресу Р 10= 0,1,27 в прямом коде, Для этого по импульсам Р = 1 и Р = 1й на выходе элемента И 40 вырабатывается высокий потенциал, поступающий через вторую шину выхода 35 блока на вход "Запись" блока 3 памяти. В этоже время импульс Р 1 = 0 непосредственно подается на третьи шины выходов 35 и 37 блока, запрещающий считьвание информации с обоих блоков памяти.113 1136 Когда значение адреса становитсяравным Ро= 8, на выходе старшего Рразряда появляется "1", которая разрешает. запись в другой блок 10 памяти.В этом случае на выходе элемента И 38 5вырабатывается высокий потенциал записи, который через вторую шину выхода 37 блока поступает в блок 10памяти.Адрес записи блока 1,0 памяти вырабатывается в дополнительном коде,формируемом преобразователем 36,который переключается на выдачу до,полнительного кода по первому"стар-"шему разряду Р 1 = 1. Этот разряд 15поступает на вход преобразователя36. Тогда адрес записи равен Р а== 8,7,61. При достижении счетчиком 34 значения К= 16 разрядыР 1 = 0 и Р 1 20Режим "10" определяет считываниеинформации с блоков 3 и 10 памяти.Импульс Р 11 = 1 поступает на входы"Чтение" обоих блоков памяти потретьим шинам выходов 35 и 37 блока.Он же через элемент НЕ 42 запрещаетрежим записи и на выходах блока пошикам записи низкий потенциал. Одновременно импульс Р 1 поступает на выход 45 блока. Адрес считывания равен З 0Рш = 0,1,28,В режиме записи блока 3 памятине вычисляется значение Рор= 8, адля блока 10 памяти значение Р ,= О.ПоэтомУ пРи значениЯх адРеса Р ч -- О 35и Р = 8 соответственно на выходахСЦблоков 10 и 3 - значения х(8) = 0 их(-о) = О.Последовательность считываемыхзначений блока 3 памяти: Р, = О - 40значение х(-8); Р = 1 - значениех(-7) Р 0,1= 8 - значение х(-о).В то же время с блока 10 памятисчитана следующая последовательность, отсчетов: Р Ч = 0 - значение х(8); 45Р, = 1 - значение х(7), Р = 8 -значение х(0). При Рс = 0,1,2,,7адрес считывания вырабатывается впрямом коде, так как разряд Р = О,при Р = 8 - в дополнительном коде., 50Для Н = 16 в блоке 4 вычисления адреса используется четырехразряднаяадресная шина.В режиме "11" на выход 43 блокаподается потенциал разрешения записи коэффициентов фурье. Одновременнопроисходит обнуление счетчика 34.Для этого разряды Р = 1 и Р = 1 181 14подаются на входы элемента И 4 1, импульс с выхода которого поступает на вход счетчика 34.Адрес считывания Р блока 4 формируется 0+1) раэ, что соответствует вычислению (5+2) коэффициентов Фурье. В течение всего этого времени на выходе 45 блока сохраняется высокий потенциал, а на выходе 43 блока сформировано О, +) импульсов.Режим считывания переходит в режим записи следующей выборки отсчетов сигнала по импульсу сброса счетчика 34 в "0", который поступает на вход 44 блокаВход 46 блока является счетным входом счетчика 34.В блоке 8 режим "10" является режимом начала работы блока по формированию адреса записи. Этот режим устанавливается импульсом Р = 1, поступающим на вход 44 блока 8. В течение длительности этого импульса тактовые импульсы записи, поступающнс на вход 46 блока 8, определяют адрес записи К, и= 0,1,28 коэффициентов Фурье, Рвырабатывается одновременно для двух блоков 7 и 13 памяти, как для блоков 3 и 10 памяти. При этом в ячейку блока ;3 с адресом Р д= 0 и в ячейку блока 7 с адресом Р = 8 записываются коэффициенты, которые в дальнейшем не считываются.Режим "11" блока 8 определяется обнулением счетчика 34. При этом одновременно подается импульс на выход 43 блока 8, который является импульсом запии следующей выборки отсчетов сигнала.На четвертый выход 45 блока 8 поступает потенциал разрешения считывания коэффициентов Фурье. В режиме "00" происходит считывание коэффициентов из блока 7 по адресу Рч =сч = 0,1,2,7. При этом Р = 8 в дансч. ном режиме не вырабатывается, как Р = 8 в таком же режиме для блока 3. В режиме "01" производится считывание коэффициентов из блока 13 по адресу Рс = 8,7,61 формируемому в дополнительном коде, Рдд= 0 в этом случае не вырабатывается, как Р= О для блока 10.Блок 15 формирования управляющих импульсов (фиг,б) вырабатывает, задерживает и определяет длительность тактовых импульсов блсков вычисления адреса.