Устройство для умножения

1 б 88 238 го Продолжение табл.2 аЬса аЬса аЬсс к- аьса 0000 ООО ОООО 2-0 0000 0-2 0010 2-0 0000 0010 0000 0010 0010 0000 0010 ОООО 0010 0000 а) 13+Е+1 а 13+Е+2 а .13+Е+3 0000 Ф 0000,б,ч,аб,бф6Фцг,Нераоочая зона РаГоаю Зонафйй Фиг, 6 ставитель В, Техред П,Оли ецневык ректор К,Зрдейи едакт лове кав Заказ 3709 ВНИИПИ Госу Тираж венного комитета по изобретениям 113035, Москва, Я, Раушская нПодписноеоткрытиям при ГКНТ , д. 4/5 изводственно-изда.епьский комбинат "Патент",г. Ужгород, ул.Гагарина,30(2) В уравнениях 1) и 2) а,Ь,с сигналы на информационных входах одноразрядных сумматоров,В(.) р Р(ь,) - сигналы на выходах 502223 суммы и переносэ одноразрядного сумматора в момент времениси Гнал нд тактовом 55входе 20 одноразрядного сумматорак - сигнал на входе 21 В подготовительном рен(име произво дится тестирование устройства для умножения и локализация неисправного функционального модуля, Полагаем, что матрица умножения содержит один неисправный функциснальньй модуль пар (Ъункционал ь ным модулем уст ройст ва для умножения понимается элемент И матриць( 3, либо однора эря дный сумматор мат ри - 10 ць" 1 ) .Ра сс мот ри м работ у ус т ройст ва для умножения в режиме вычислений.Режим вычислений в зависимости от того, содержит устройство умноженьля неисправный функциональный модуль или нет, подразделяется на подрежимы вычислений при наличии неисправного ФУнкЦионального моДУлЯ и без него Работа устройства В этих двух подрежи 20 мах отличается только положением раоочей зоны т,е. области устройства, в которой проводятс я вычисления), и нерабочей эоны тяея области устройстВд р В которой вычисления не прс)ВО ДятсЯ см,фиГ. 13-1. .Одноразрядньк. сумматоры рядов, кроме последнегоописываются системой уравненийБ(СЯ = Ь(аЬ + яЬс аЬс я аЬс)уь(с) уР(1+1) = (аЬ +Ьс + ас)у +(1)Р(с)у яОдноразрядные с;мматоры последнего ряда устройства описываются систе-" мой уравнений: блокировки одноразрядного сумматорад- сигналы на входах26, 27 одноразрядныхсумматоров последнегоряда сброс),Как видно из 1) и 2), подачейсигналов "0" на входы блокировки 4.1 -4.И устройства можно блокировать выхо.ды одноразрядных сумматоров соответствующих столбцов, запрещая тем самым вычисления на этих столбцах устройства для умножения,Рабочая и нерабочая зоны определяются значениями логических величинна соответствующих входах блокировки4.1-4,М. На входы блокировки рабочей30 ны поДаютсЯ сиГналы 1на ВхОДыблокировки нерабочей эоны - сигналы"0", В подрежиме вычислений беэ неисправного Функционального модуля положение рабочей и нерабочей эон произвольно например как на фиг,13).В подрежиме вычислений при наличиинеисправного функционального модулянераоочая эона совмещается с областью устройства, в которой локализован неисправный функциональный модуль фиг,15)р посредством подачисигналов )0" на соответствующие входы 4 блокировки. Рабочая зона устанавливается в области устройства ддяумножения, не содержащей неиспра вности, посредством подачи на соответствующие входы 4 блокировки сигналов "1". Как было сказано, подача сигналов "0" на входы 4 блокировки блокирует" Выходы одноразрядных сумматоров нерабочей зоны. Вычисления производятся в рабочей зоне и в обоих подрежимах режима вычислений проходят аналогично. Возможные положения рабочей и нерабочей эон показаны на фиг.13-15.Рассмотрим работу устройства дляумножения в подрежиме вычислений беэнеисправного Функционального модуля,Пусть положение рабочей и нерабочейэон такое, как показано на фиг,4,В этом случае на входы 4.1-4 п устройства подаются сигналы "1", на входц 4,п+1-4.Б устройства подаются( си Гналы 0 я Процесс вычисления будет проходить в рабочей зоне матрицы, В исходном состоянии на входах 7,1, 727,ш 2 8 установлены сигналы "1"(см.фиг., щ = 3), Перед началом вы- печивающий запоминание информации, числений на входы 2, 8 подается отри- устанавливающейся на выход х орнпраз. цательный импульс "Сброс" длитель" рядных сумматоров 2,1-2,п матрицы ност ью С сг . ИмпУльс "СбРос" сбРасы и запРещающий обРаботкУ сиг налов, ковает в нулевое состояние выходы сумм торые будутт появляться на их информай переносов одноразрядных суммато- ионных вхо ах, Аналогично процесс ров щ,1-щ.п- матрицы 1, выцисления продолжается до щ-го ряда,Устройство для умножения работает Разряд Ьщ множителя В подается на в конвейерном режиме, Процесс вычис вход б,щ к мом У л с лений нацинается с подачи на входы момент времени (макс И+(щ 1) "ллакс-т)вхо 7.щ по ается сигнал нО", разного множимого А и младшего разряда решающий выцисления на щ-и ряду, В М-разрядного множителя В на вход 6,1; момент времени т,чакси+ щ 1 тла; на момент подачи совпадает с задним 15 вход 7(щ) подается сигнал "1", фронтом импульса рос"Сб " этот момент обес печи ва ющи й за поми на ние и нформавремени полагаем началом отсчета, ции, установивновившейся на выходах одно- Спустя время Т = лакс на вход разрядных умм Рс мато ов (щ),1-(щ - 1).п 7,1 подается сигнал "0", разрешающий матрицы 1, и запрещающий ооработку суммирование на одноразрядных сумма- сигналов, р уду20кото ые б т появляться на торах 1.1-1.п матрицы ллака -1 с - мак- их информационных входах, Далее просимальное время задержки сигнала в цесс в цесс вычисления продолжается циклилогическом элемента И, , - суммар- ческ, По де ки Пока и ет вычисление на щ-мное максимальное время задержки сиг- ряду, на перво р ду де вом я и ет подготовкаыв элементах задержки 1 т и НЕ к вычислению, К м у ф акс1 25К омент щ т, на нала вя В мно 13 (см.фиг,2, Фиг.3),= Ь+ ллаксиь вход 6,1 подается разрядЬ - время задержки сигнала в эле- жителя В.менте задержки 1 ч. Через время с+,аа вычисления в первом ряду закан- на вход 7.1 подается сигнал "0", разциваются, и на вход 7, о7 1 подается сиг" ЗО решающий выцисление на первом ряду,+ щслнал "1", обеспечивающий запоминание а в момент Тмакс и макс на вход информации, установившеися на выходах 7,щ подаФ7 по ается сигнал "1", обеспечиваю- одноразрядных сумматоровсумматоров 1,1-1,п мат" щий запоминание информации, установив- рицы 1, и запрещающий обработку сиг- шейся на выходах одноразрядных сумманалов, которые будут появляться на их 35 торо в тп.1-щ.п матрицы 1, и запрещаю- информационных входах (с л,акс- мак( - макси- щий обработку сигналов, которые будут мальное время прохождения сигналов появляться нд их ф Р цинфо ма ионных вхоах. Далее процесс вычисления пров одноразрядном сумматоре от входов дах. Ддолжается аналогичноРанее, когда проходили вычисления 40 После подачи всех расех М азрядов мно"жителя В на входах 6,1-6.щ устанав" на первом ряду устройства, на второмР Дя у проходила подготовка к выцисле- ливают яс сигналы "0" а процесс вынт в емени т) на вхо- числения продолжается, пока разр днт веменит, нав - яыниям. К моменту времени т макс наС - С не установятсяе 6.2 установился второй разряд В результата тп - тпп не установятся де о. умножителя В. В момент времени (тмак + на выход 9. 9. +Ф +) на вход 7,2 был подан сиг- ройства в двухрядном коде) . Младшие + сллака +на вход . ьнал "о" разрешающий вычисления на разр д р уя ы ез льтата С - Сп,не вывтором ряду устройства, водятся.м Отказоустойчивость устройстваобеспечивается за счет периорическогоряду, на третьем Ряду происхоДит "одтестирования, локализации неисправноготовка к вычислению. Треий Р Ряд го функционального модуля, если он Вмножителя В уста на вли ва ется к моесть, и реконфигурации устройства для менту 2 ьллака, В момент временимакс и ма ксий вы-Работа устройства в подготови" ается сигнал "0, разрешающий выт аботы д.я ст ойства. тельном режиме отличается от р числения на третьем ряду устроис вто в исходв режиме вычисления тем, что вВ момент временит акс+ максивсех входах блокисигнал "1" обес- ном состоянии на всех вход на вход 7,2 подается сигналровки (. 1-4,И усанавлены сигналы1, на входы установки 11. 1-11,И, 12.1 - 12.И поданы соответствующие разряды первого и второго установочног тесто-.Вага ОПЕРс 3 Нда, ДЛИ т 41 Л ЬНОСТ Ь ( Установочного импульса на входах 4 и 12:) (3)Этот импульс устанавливает на выходах суммы и переноса одноразрядныхсумматоров щ.И-щ,1 - матрицы 1 сигналы, соответствующие разрядам первогои второго установочных тестовых операндов соответственно., Затем асуществляется подача тестовых значений первого операнда ," (множимого) и второго операнда В (множителя) аналогичнотому, как это осуществлялось в режимевычисления, 20Период управпяющих сигналов Тг(Фиг.5) в подготовительном рениме определяется временем Т, необходимымдля анализа тестовых о кликов (в двухрядном коде) с саответ 4:твующих выходов 59, 1-9. И, 10, 1 - 10. И аднаразрядньх сумматоров щ-га ряда матрицы 1 послекаждых щ циклов рабаты. Необходима,чтобы Ттз Т 4, гЦе Ттп часть Тт, вавремя которой одноразрядный сумматор 30"запоминает" значение,.а своих выходах (иг.5). Считаем, ,-то Тт =Тг,гдесоответствует коэффи ци ентууменьшения тактовой спарной частотьиспользуемой при Формировании управ.ляющих сигналов,,япя локализации неисправного Функционального модуля (аднаГаэгярнякга сумматора матрицыили элемента И матрицы 3) осуществляется тестированиеустаойства за счет начальной установки (устанавочных тестовых операндов)и подачи таких значений входных тестовых операндов А и 8. чта на каждыйодноразрядный сумматор матрицы 1 иэлемент И матрицы 3 в гроцессе тестовога вычисления поступают все вход,ные тестовые набарь,. При этом тестовые операнды подбираются так, чта"карина" распределения входных тестовых нааоров в устройстве для умножения говторяется в каждом р-м столбце (р = 2 в йримере таблицы 2), чтаобеспечивает идентичность теставьхоткликов ячеек каждого р-га столбца .,т.е. при Р = 2 все ячейки, стоящие начетных (нечетных) гозициях в рядахуст райст ва для умножения В процессетестирсвания имеют одинаковые тестовые оклики (выходы суммы и переноса) .Гсги предположить, что в устройстведля умножения есть один неисправныйФункциональный модуль, то в результате его неисправности возникает ошибкав тестовом вычислении, которая на щтактов работы может вызвать групповуюошибку и и зменит ь выходы с уммы ипереноса щ ячеек в последнем рядуустройства, доступном для наблюдения нарушив идентичность соответствующих откликов, Тогда, если организовать сравнение тестовых откликовпо р идентичным группам то число неверных тестовых откликов будет меньше числа верных внутри идентичнойгруппы (полагаем, что И ) и для большинства практических реализаций), чтопозволяет локализовать неверные те"стовые от кли ки внут ри иде нти чнойгруппы через голосование., Локализовавневерные тестовые отклики, можно сточностью в худшем случае до щ позиций столбца опредегить локализациюнеиспра внага функционального модуля .Поскольку размерность матрицы устройства для умножения Ихщ, где И = и++ щ+ 1, где и - Разряднаст ь множимо-,го, то ваэмонно выполнять вычислениев различных абластя устройства лля умножения, соответствующих различнымположениям рабочей зоны, обеспечивпри этом совмещение блокируемой области матрицы - нерабочей эоны размерностью (п+) с областью локализациинеисправного Функционального модуляразмерностью щ, используя при этомкольцевую структуру устройства дляумножения. Таким образом, влияние неисправного функционального модуля вдальнейшем, на вычисления в рабочейзоне нейтрализуется. При этом соответственна изменяется порядок нумерации входных (мнажимага) и выходных(результата) шин,лля удобства агисания принято,что элемент И матрицы 3 и одноразрядный сумматор матрицы 1 образуют ячейку умножения, Ячейка умножения является четырехвходовай, и ей соответствуют входные наборы в форматеаЬс 1 где а - дво 4 чный разрядмнажимаго, Ь - множителя, с - частичнога произведения, Й - переноса,Для исчерпывающего тестированияФункциональных модулей в составеячейки умножения необходима 10 тестовых входных наборов, которые (в Фор(4) мате (аЬсй) представлены в.табл,1восемь тестовых входных наборов дляисчерпывающего тестирования трехвходового одноразрядного сумматора (Т; )и два входных тестовых набора (ТИ)из четырех, необходимых для исчерпывающего тестирования двухвходовогоэлемента И которые не покрываютсяТ.10В табл,2 приведен пример распределения входных тестовых наборов вдвоичном формате (аЬсд) для развернутой во времени замкнутой конвейерной матрицы (Р = 21, котораядля удобства восприятия представленав ортогональном видеВ табл,2 каждому двоичному числув формате (аЬсд) соответствует десятичное число Х(У) (табл.1). Лля удобства анализа распределения входныхтестовых наборов в двух столбцахтабл,2 приведены также десятичные коды Хтестовых входных наборов,соответствующих двум соседним столбцам. Тествключает восемь входныхтестовых наборов (Т;Е табл,1), дляподачи которых необходимо (для рассматриваемого примера, 13 тактов работы устройства, образующих условно,циклТест , , обеспечивая за щ циклов приложение каждого из 8 входныхтестовых наборов к каждому одноразрядному сумматору, обеспечивает исчерпывающее тестирование всех одноразрядных сумматоров матрицы за щ. 13тактов работы устройства,Для завершения тестирования элементов И необходимо дать еще два . 40 входных тестовых набора (ТИ табл.1) .т лля этого разряды множимого А устанавливаются в нуль, не прерывая рабп" ты устройства, так как на (щ. 13-1)-м и (щ,13-2)-м тактах работы устройства 45 разряды множителя Вт равны нулю и элементы И соответствующих рядов мат" рицы 3 заблокированы, что позволяет либо Ьсуществить установку А в ноль1 за эти два такта, либо при необходимости использовать дополнительно, еще й тактов, что определяется временем сброса соответствующего регист"т л ра, хранящего разряды А . аатем осуществляется еще 2 щ тактов работы устройства (тест МИ), в которых на входы элементов И всех рядов матрицы 3 подаются два входных тестовых набора (в формате (аЬсд) ) 01 -- и 00 8, 1 Окоторым фа ктичес ки соот ветствуют 0100,0110,и 0010,0000 (табл.1,2),При тестировании не проверяетсяцепь сброса одноразрядных сумматоровматрицы последнего ряда, поэтому онадублируетсяЗначения установочнь 1 х тестов опеРандов (длЯ ПРимеРа табл,2) разрясти М устанавливаются за счет подачина входы 11.1-11 Л сигналов "0", навходы 12.1, 12,3, 12,5 сигналов н 1 ф,на входы 12,2, 12.4, 12,6 сигналов"0" (реализация установки описана ранее) .Значения всех И разрядов входноготестового операнда А 1 на 1-щ.13 тактахработы равны "1", на остальных нйн,Значение входного тестового операнда Вт,т т -тсобой конкатенацию К, К 1 и в где в = 00111001110000К = 00000, К = 11111т =Г+щ щ Разрядность операнда В равна К,тгде К = щ.15+1, Г - дополнительноечисло тактов, достаточное для сброса А в ноль (на практике Г = 0-21,Бсли предположит ь, что щ = 3(фиг,1), то после первых трех тактовработы (первый цикл) устройства дляумножения с выхода одноразрядных сумматоров последнего ряда матрицы 1 снимаются разряды (в двухрядном коде) Старшей части частичного произведе-, ния С - С (фиг,5), анализируютсяина идентичность внутри соответствующих групп и, если обнаружена ошибка неверный тестовый отклик (или отклики), то тестирование прерывается, и неисправный функциональный модуль ло" кализуется, соответствующие столбцы матрицы блокируются (столбец образ ется ячейками с одинаковыми порядковыми номерами внутри ряда)Рассмотрим пример: И = 10, щ = 3 (фиг.6), квадраты соответствуют ячейкам умножения, неисправен функциональный модуль в ячейке умноженияпервого ряда (обозначена Я ) . 8 результате неисправности возникает об ласть Г возможного распространенияошибки, которая определяет возможнуюгрупповую ошибку на входах суммы - пере нсса трех (тп3) ячеек умножения псслернего ряла матрицы.еисправносгь Функционального модуля ячейки умножения может вызвать5 ошибку либо на выходе суммы, либо на выходе переносалибо на обоих одновременно, Если эши)5 ка проявилась по )выходу суммы , (Фиг 7), она определяет область ра:пространения ошибки Е)Цесли по переносу Г (с)иг.8), то област ь Е За метим, что действие неисправнОсти вс 8 гда распрОстраняется по цепям суммы (показано сплошной пинией), либо в этой же позиции при Е, лисО В слелующейр пр 1 Ер Обесп 8 чи - вая наблюдаемость на Выходах ячеек умножения последнего ряда.Тестовые отклики ячеек на четных(1,) и нечетных (1) позициях ячеек умножения последне 1 о ряда идентичны, в соответствии с табл,2. Тогда сравним 1, - 1 между собой, определим, что 1 и 1 Ошибочны у и сра Вни ваяче е1 - 1,", определ 1 лмчп о ошибочен 1 25(в общем случае). Таким образом, голосованием в 1-й и 2-Й группах иден- ТИ ЧНЬХ ОТ КЛИ КОВ (С СОТ ВЕТСТ ВУНЗТ ЧЕТ " ным и нечетным позициям) определяются ошибочные отклики, Теперь рассмот щ ри и этот пример пред г оложи в, что на одном из циклов тестирования обнаружилтс ь т ри (Фи г., 9)Два . (Фиг. 10)или Оди н (фи г. 1: 1 ошибочных От кли КОВ, что включает в себя все возможные случаи. На фиг.Ч при сшибочных откли -ей 6 хеках 1 у 1 гу 1 положени 8 Ячейки ум" ноненйя, соот вет ст Вуюшей неиспра Вному Функциональному модул 1 о, определяется однозначно см Б на фиг, 10 На Фиг,10 возможны три возможных толожения этой ячейки (см, 5 на Фиг)0) и на Фиг. 11 - пять возможных пог 1 ожений, что соответствует худшему слу) чют, Из Фиг, 11 Видно, что положение ячейки умножени, с одержа щей неис пра вный Функциональный модуль, можно гскали зоват ь, в худшем случа е, до тп = 3 позиций (позиция соответствует стслб.цу или одной линии бло:ировки 4. На Фи г, 1), на Фи г, ) 2 по 1 а вано, что для осуществления надежной блокировки всех предполагаемых неисправных Ячеек нсобходимо блокирова ь и.1 = т позиции устройства Ь = 2). Отметим что если бы тп было четным чисгОм, то 1 с =- 2 для обеспечения чет ной:и мнет ричнос ти картины распредегения "естовых наборов, предложенной В табл,2 Таким образом, если неисправный Функциональныймодуль локализован с точностью до тппози ци й, причем младшая (с учетом ци клической структуры матрицы) позициялокализации 1, 1 = 1,И, то блокируется (тп+1 с) позиций от (тпо 1 И 1 )-й до(1-К+И,1В дальнейшем все вычисления проводятся при данном положении рабочей зоны (соответствует режиму вычисленийпри наличии неисправного функционального модуля),Если в первом цикле тестированияошибка не обнаружена, то тестовое вычисление продолжается до тех пор, покане обнаружится ошибка, или пока небудут приложены все входные тестовыенаборы, осуществляющие исчерпывающеетестирование каждого Функциональногомодуля, Если при тестировании ошибкане обнаружена, то полагаем, что устройство исправно относительно принятой модели наисправности одного функционального модуля, которая заключается в произвольном изменении соответствующей ему таблицы истинности,при кото" ой он остается комбинационной схемой,Возникновение неисправности второго Функционального модуля, при котором оба неисправных функциональныхмодуля не покрываются при одном положении нерабочей зоны соответствуетФатальной неисправности.Работа устройства в подрениме вычислений при наличии неисправногоФункционального модуля (локализованного В подготовительном режиме) аналогична работе в подрежиме вычислений без неисправного Функциональногомодуля за исключением того, что втисходном сОстОЯнии нд ВхОДы 4, 14.пой(1 + тп+ 1 -1) подаются "0",где 1 = 1,И, определяющие положение нерабочей зоны, на остальныевходы 4.1.подаются "1", определяющие положение рабочей зоны,В исходном сос.гоянии разряды. а-амножимого А подаются на входы 5.1 И) устройства, соответствующие полонению рабочей эоны (фиг.15).Так, например, если предположить,что 1 = И, то блокируются (подаются"0") входы 4,И, 4.1, 4.24.пт+1 с,на остальные входы 4,подаются "1".При этом изменяется соответственнопорядок приложения разрядов множимого А к входам 5 устройства. Цля рассматриваемого примера при 1 = И младший разряд а, множимого А подается на вход 5,ш+Е, а старший а на вход 5.И. Соответственно изме 5 няются выходы 9,) и 10., с которых считываются (в двухрядном коде) разряды результата С- С т, + и.Таким образом, за счет периодического тестирования, локализации по рассмотренному на примере алгоритму, реализуемому любым доступным программным или аппаратным способом, и последующей реконфигурации ооеспечивается отказоустойчивость устройства для умножения к неисправности одного функционального модуля. Формула изобретенияУстройство для умножения, содержащее матрицу из гп хп элементов И (ив разрядность множимого, ш - произвольное целое число) и матрицу из т к и однора зря дных сумматоров, каждый из 25 которых содержит группу элементов И, группу элементов ИЛИ, группу элементов НЕ и элемент задержки, причем первые входы элементов И д-го столбца матрицы подключены к 1-му разряду вхо-О да множимого устройства (1 (( и), вторые входы элементов И )-й строки матрицы подключены к 1-му разряду входа множителя устройства (1 ) ст), выход каждого элемента И 1-го столбца35 1-й строки матрицы соединен с первым и нформа ционным входом од нора зря диого сумматора х-го столбца 1-й строки матрицы, выход переноса каждого одноразрядного сумматора К-й строки 1-го 4 О столбца матрицы (1 Кс щ) соединен со вторым информационным входом одноразрядного сумматора (К+1) -й строки -го столб ца мат ри цы, выход переноса одноразрядного сумматора тп-й строки -го столб ца мат ри цы с оеди нен со вторым информационным входом одноразрядного сумматора первой строки д-го столбца матрицы, выход суммы каждого одноразрядного сумматора К-й строки 1-го столбца матрицы (2 1 сп) соединен с трет ьи м и нформа ционным входом одноразрядного сумматора (К+1) -й строки (1-1)-го столбца матрицы, выход суммы каждого одноразрядного сумматора ш-й строки 1-го столбца матрицы соединен с третьим информационным входом одноразрядного сумматора первой строки (1-1)-го столбца матрисцы, тактовые входы одноразрядных сумматоров 1-й строки матрицы подключе. ны к 1-му разряду тактового входа устройства, первые установочные входы одноразрядных сумматоров я-й строки матрицы подключены к первому установочному входу устройства, в каждом одноразрядном сумматоре матрицы выходы первого и второго элементов ИЛИ группы являются соответственно выходами переноса и суммы одноразрядного сумматора, выходы первого, второго, третьего и четвертого элементов И гоуппы соединены с соответствующими входами первого элемента ИЛИ группы, выход которого соединен с первым входом первого элемента И группы, выходы пятого, шестого, седьмого, восьмого и девятого элементов И группы соединены с соответствующими входами второго элемента ИЛИ группы, выход которого соединен с первым входом пятого элемента И группы, вторые входы первого и пятого элементов И группы и вход элемента задержки подключены к тактовому входу одноразрядного сумматора, входы первого, второго и третьего элементов НЕ группы подключены соответственно к первому, второму и третьему информационным входам одноразрядного сумматора, выход элемента задержки через четвертый элемент НЕ группы соединен с первыми входами второго, третьего, четвертого, шестого, седьмого, восьмого и девятого элементов И группы, вторые входы второго, трет ьего, шестого и девятого элементов И группы подключены к первому информационному входу одноразрядного сумматора, тре тий вход второго элемента И, вторые входы четвертого и седьмого элементов И и третий вход девятого элемен" та И группы подключены ко второму информационному входу одноразрядного сумматора, третьи входы третьего и четвертого элементов И, второй вход восьмого элемента И и четвертый вход девятого элемента И группы подключены к третьемуинформационному входу одноразрядного сумматора, выход первого элемента НЕ группы соединен с третьими входами седьмого и восьмого элементов И группы, выход второго элемента НЕ группы соединен с третьим входом шестого элемента И и четвертым входом восьмого элемента И группы, выход треть его элемента НЕ группы соединен с четвертыми входами шестого и седь,мото элементов И группь в одноразрядных сумматорах тп"й строки матрицы третьи входы первого и пятого элементов И группы годключены к первому установочному входу одноразрядного сумматора, о т л и ч а ю щ е е с я тем, что с. целью повышения 1 О достоверности работы устройства, в него введены щ+Р столбцов одноразрядных сумматоров матрицы (Р - произвольное число) и п 1+Р столбцов элементов И матрицы, причем первые вхо ды элементов И -го столбца матрицы подключены к -му разряду входа мно- жимого устройства (г.ь 1:,е .М = и+щ+Р) вторые входы элементов И с-х столбцов )-й строки матрицы подключены к 2 О 1-му разряду входа множителя устройства, выход каждого элемента И т - го столбца 1-й строки матрицы соединен с первым информационным входом одноразрядного сумматора -го столбца 1-й строки матрицы., выход переноса каждого одноразрядного сумматора К-й строки с-го столбца матрицы соединен со вторым информационным входом одноразрядного сумматора (К+1)-й ЗО строки -го столбца матрицы, выход переноса одноразрядного сумматора щ - й строки С-го столбца матрицы соеди нен со вторым и нформа ционным входом одноразрядного сумматора первой строки -го столбца матрицы, выход суммы каждого одноразрядного сумматора К-й строки -го столбца матрицы соединен с ретьим информационным входом одноразрядного сумма . 4 О тора ( к+1) -й ст роки ( с) -го ст олбца матрицы, выход суммы каждого одноразрядного сумматора щ-й строки- го столбца матрицы соединен с тре. т ьим информационным вхсдом однораз рядного сумматора первей строки (т)-го столбца, матрицы, тактовые входы одноразрядных сумматоров 1-й строки 1:-х столбцов матрицы подключены к 1-му разряду тактового входа 5 О устройства, первые установочные входы одноразрядных сумматороь" щ-й строки с-х столбцов матрицы подключены к первому установочному входу устройства, входы блокировки одноразрядных сумматоров каждого столбца матрицы подключены к соответствующему разряду входа блокировки устройства, вторые установочные входы одноразрядных сумматоров щ-й строки матрицы подклю. цены ко второму установочному входу устройства, выходы переноса и суммы одноразрядных сумматоров щ-й строки матрицы подключены к соответствующим разрядам выхода переноса и результата устройства соответственно, выход суммы одноразрядного сумматора К-й строки первого столбца матрицы соединен с третьим информационным входом одноразрядного сумматора (К+1)-й, строки И-го столбца матрицы, выход суммы одноразрядного сумматора щ-й строки первого столбца матрицы соединен с третьим информационным входом одноразрядного сумматора первой строки й 1-го столбца матрицы, входы установки переноса и суммы одноразрядных сумматоров щ-й строки матрицы подключены к соответствующим разрядам входов установки переносаи результата устройства соответственно, в одноразрядных сумматорах К-й строки :этрицы третий вход первого элемента И, четвертые входы второго, третьего и четвертого элементов И, третий вход пятого элемента И и пятые входы шестого, седьмого, восьмогои девятого элементов И группы подключены к входу блокировки одноразрядного сумматора, в одноразрядном сумматоре щ-й строки матрицы четвертые входы первого и пятого элементов И группы подключены ко второму установочному входу одноразрядногосумматора, пятый вход первого элемента И, четвертые входы второго, третьего и четвертого элементов И и пятые входы пятого, шестого, седьмого, восьмого, и девятого элементов И группы подключены к входу блокиповкиодноразрядного сумматора, пятый входпервого элемента ИЛИ и шестой вход второго элемента ИЛИ группы подключены соответственно ко входу установки переноса и суммы одноразрядногос умма то ра,-013+1 00, -010 000 -010 ооо оо ооо О 1 Ю 1 111 1111 юо 100 о 1111 Оо Ооо юо юоо юо ооо оо 1 юо ю О 1 1 1111 о о ооо ою ооо о о 11 1 111 1 Оо оо о 1111 оо ооо Оо 1 юо о о т 1111 1 ю о о8-910"8.в-о, 11-8,13-12 5-г 15-149-11,