Устройство для деления десятичных чисел

Изобретение относится к вычислительной технике и может быть истользовано в высокопроизводительныхмашинах, выполняющих операцию десятичной арифметики,Цель изобретения - сокращение аппаратурных затрат устройства,На фиг. 1 приведена структурнаясхема устройства для деления деся"ичных чисел, на Фиг, 2 - функциональная схема блока Формированияцифры частного,Устройство для депения десятичныхчисел содержит регистры 1, 2 и 3 делителя, делимого и частного соответственно, блок 4 Формирования кратных делителя, сумматор 5, вычитатели 6-10 с первого по пятый соответственно, первый коммутатор 11, второй коммутатор 12, блок 13 Формирования цифры частного, управляющийвход 14 устройства, выходы 15-17соответственно двукратного, четырехкратного и восьмикратного делителей 25блока 4, выходы 18-22 знаковых разрядов вычитателей 6-10 соответственно, выходы 23-25 с первого по третийблока 13 (на выходе 23 Формируетсядесятичная цифра частного, на выхо- ЗОдах 24 и 25 Формируются сигналы, уг:- равляюшие работой коммутаторов 11 и12)Блок 13 Формирования цифры частного содержит элементы НЕ 261-26,элементы И 2/ -27. и элементы ИЛИ92 о( -282,Рассмотрим Функциональное назначение и реализацию узлов и блоков устройства. Предполагается что делимоеХ и делитель У. правильные нормализо.ванные положительные дроби, т,е, что1/ 10:. Х, У: 1,Регистр 1 делителя предназначендля хранения делителя. Он может быть 45построен на двухтактных синхронныхВч-триггерах, запись информации, вкоторые производится по синхроимпульсу при наличии разрешающего потенциала на их Ч-входах, Цеги синхронизации всех регис ров устройства сцелью упрощения на Фиг 1 не показаны. Входы синхронизаций всех элементов памяти регистров об.ьединены исоединены с входом синхронизации устройства,Регистр 2 делимого предназначендля хранения делимого, В процессевыполнения деления в регистре 2 хра ху Х - 8 У К Х - ЗУ Х - 2 У Х - У 6 7 8 9 1 Ох" значение результата, получаемого на выходе коммутатора 12.Сумматор 5 и вычитатели 6-10 могут быть построены любым известным способом.Второй коммутатор 12 осуществляет выборку или делимого, или одной из разностей, сформированных на выходах вычитателей 6 и 7 Каждый разряд коммутатора 12 может быть реализован на одном логическом элементе 2 И - 3 ИЛИ.Первый коммутатор 11 передает на свой выход или результат, сформированный на выходе коммутатора 12, или одну из разностей, полученных нится остаток, Он также может бытьпостроен на двухтактных синхронныхМт-триггерах,Регистр 3 частного предназначендля храненил частного, В процессе выполнения деления в нем осуществляетсясдвиг на одну десятичную цифру в сторону старших разрядов, Он можетбыть построен на двухтактных синхронных РЧ-триггерах.Блок 4 предназначен.для формирования двукратного (выход 15), четырехкратного (выход 16) и восьмикратного (выход 17) делителей. Эти кратные в двоичной системе счислениямогут быть получены простым сдвигоминформации соответственно на один,два и три двоичных разряда в сторонустарших разрядов В десятичной системе счисления может быть использована такая же процедура сдвига заисключением того, что если удвоенная цифра равна или больше десяти,тотребуется сформировать десятичный перенос и выполнить коррекциию "+6",Блок 4 может быть выполнен так же,как и в устройстве прототипа, т.е.на трех последовательно соединенныхузлах удяоения,Сумматор 5 формирует значениеУ+2 У = ЗУ а вычитатели 6-10 предназначены для Формирования разностей согласно таблице.Вычитатель Значение на выходе20 Устройство для деления десятичных чисел, содержащее регистры делимого,дегитегя и частногс, блок формирования кратных делителя, гхть вычитателей, сумматор, блок формирования цифры частного и первый коммутатор, причем входы уменьшаемого первого и второго вычитателей соединены с выходом регистра делимого, выходы вычитателей с третьего по пятый соединены с информационными входами первого коммутатора с первого по тре тий соответственно, четвертый информационный вход первого коммутатора соединен с входами уменьшае 5 168823на выходах вычитателей 8-10. Каждыйразряд коммутатора 11 может быть реализован на одном логическом элементе 2 И - 4 ИЛИ.Блок 13 по знакам вычисленных вустройстве разностей формирует навыходе 23 цифру частного, а такжеуправляет работой коммутаторов 11 и12,й ОПусть УС; - управляющий сигнал,разрешающий второму коммутатору 12выборку результата, сформированногона выходе узла с порядковым номеромйна Фиг. 1; УГ- управляющий сигнал разрешающий первому коммутатору 11 выборку результата, сформированного на выходе узла с порядковым номером 1 на Фиг,1; 2 В 222, -двоичные разряды десятичной цифрычастного в коде 8421, Ра - значениезнакового разряда вычитателя с порядковым номером 1 (предполагается,что значение знакового разряда равнонулю, если разность положительная, 25в противном случае оно равно единице), Тогда система логическихуравнений, описывающая функционирование блока 13 Формирования цифрычастного, может иметь вид;й НУСр = Р, УСэ= Ра, 2 В= Р 7ЮУС 6 - РР; УС 9 = Р 9 Рь21. = Р РУС 7 7аО Ю 9 ф8 8 9аа 35УГ, -- Рао 21 = Рв +РаоРНа Фиг, 2 изображена Функциональная схема блока 13 Формирования циф-ры частного, реализованная по указанным логическим выражениям.40Блок содержит элементы НЕ 26- 26,элементы И 27-27 и элементы ИЛИ281, 28,Устройство для деления десятичныхчисел работает следующим образом.В первом такте работы устройствав регистр 1 делителя заносится шразрядный делйтель и обнуляется регистр 3 частного. Во втором тактепроисходит Формирование дву-, четырех- и восьмикратного делителей вблоке 4 Формирования кратных делите,ля и трехкратного делителя на сумматоре 5. Одновременно с этим в регистр 2 делимого заносится делимое.На этом подготовительный этап заканчивается и начинается собственноделение,6В первом такте собственно деления на вычитателях 6 и 7 осуществляется вычитание иэ делимого четы.рех-и восьмикратного делителейсоответственно, Затем на основаниизнаковых разрядов вычитателей 6 и7 с помощью второго коммутатора 12выбирается результат, сформированный на выходе одного из вычитателей 6, 7 или содержимого регистра 2делимого. После этого из полученногона выходе коммутатора 12 результата на вычитателях 8-10 вычитаютсятрех-, дву- и однократный делителисоответственно, Затем на основаниизнаковых разрядов вычитателей 8-10с помощью первого коммутатора 11выбирается результат, сформированный на выходе одного из вычитателей8, 9 и 10, или результат, полученныйна выходе коммутатора 12,Одновременно с работой коммутатора 11 осуществляется формированиецифры частного в блоке 13, Первыйтакт собственно деления заканчивается с приходом управляющих сигналов на вход 14 устройства, по которым в регистр 3 частного записывается со сдвигом на один десятичный разряд цифра результата, а также осуществляется запись результата(он является первым остатком), образованного на выходе первого коммутатора 11, со сдвигом на один десятичный разряд в сторону старших разрядов в регистре 2 делимого.Во всех остальных тактах собственно деления устройство работаетаналогично. При выполнении н тактовв регистре 3 частного формируетсяш-разрядный результат,формула изобретения1688239 Н,Маркелова Составите Техред Л,М, Самборскэ Коорек едактор С,Лисинэ ык подписитенкям и открытням прская наб., д. 4/5 Заказ 37 ОЭ Тираж ВНИИПИ Государственного комитета по изоб 11303 5, Москва, Ж"35, Ра11 11Производственно-издательский комбинат Патент , г.укго Гагарина, 101 мого четвертого и пятого вычитэтелейвыходы блока формирования кратных делителя с первого по третийсоединены с входами выцитаемогочетвертого, первого и второго выцитателей соответственно, вход выци"тэемого пятого вычитателя соединенс входом первого слагаемого сумматора, входом блока формирования кратных делителя и выходом регистра делителя, выходы знаковых разрядовВычитателей с первогс по пятый соединены с входами с первого по пятыйблоков формирования цифры частногосоответственно, первый выход которого соединен с информационным входом младшего разряда регистра частного, второй выход блока формирования цифры частного соединен с управляющим входом первого коммутатора, выход которого соединен с информационным входом регистра делимого, входы разрешения записи регистров делимого, делителя и цастногосоединены с управляющим входом устройства, о т л и ч а ю щ е е с ятем, что, с целью сокращения эппаратурных затрат устройства, оно содержит второй коммутатор, прицем информационные входы второго коммутаторас первого по третий соединены с выходами первого и второго выцитателейи входом уменьшаемого второго вычитэтеля соответственно, вход умень-,шаемого третьего вычитателя соединен с входом уменьшаемого четвертого выцитателя и выходом второго коммутатора, вход вычитэемого третьеговычитателя соединен с выходом сумматора, вход второго слагаемого которого соединен с входом вычитаемо О го четвертого вычитателя, третий выход блока Формирования цифры частного соединен с управляющим входомвторого коммутатора.