Устройство для вычисления матрицы направляющих косинусов

(21) (22) (46) (71) 3698880/220.12.8323.05.86,ДонецкийЗнамени п среди мож а Бюл. Ф 19рдена Трудовлитехнический Красстиоле там изобр Устро ия, бл ного тут(56) О.Кувыч тройств числения 976 оот ия диа 971. С з соотычислейиС,з, С8 ил.(5 РИ ГОСУДАРСТВЕННЫЙНОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ Е,А,Бащк 681.325( Патент С06 Г 7/ Патент С Об Р 15 виИ, 88.8)ША39756252, опублик. ША ) 376335850, опублик УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ИАНАПРАВЛЯНЗЦИХ КОСИНУСОВ 51)4 С 06 Р 7/548(57) Устройство относитсявам вычислительной техникибыть использовано при моделнии динамики и управлениялетательных аппаратов. Цел тения - повышение точностиство содержит блок сопряжерегистровой памяти, блок ууправления, четыре блока выпеременных %д у Ъ в Ъ 2 ю Ъэ вственно, три блока вычисленальных косинусов С, Светственно и шесть блоков внедиагональных косинусов ССф Ссоответственно,тьего блока вычисления переменнойподключены соответственно к второмуи третьему входам шестого, пятого,шестого элементов И соответственнопервого, второго, третьего блоковвычисления диагональных косинусов,инверсный выход Ф)-го и прямойвыход 1-го разрядов этого регистраподключены соответственно к второму 10и третьему входам пятого, шестого, пятого элементов И соответственно первого, второго, третьего блоков" вычисления диагональных косинусов, причем прямой выход Й)-го и инверсный выход 1-го разрядов регистра множителя четвертого блока вычисления переменной подключены соответственно к второму и третьему входам восьмого, восьмого, седьмого элемен-, 20тов И соответственно первого, второго, третьего блоков вычисления диагональных косинусов, инверсный выход Ь)-го и прямой:выход 1-го разрядов этого регистра подключенысоответственно к второму и третьему входам седьмого, седьмого, восьмого элементов Й соответственно первого второго, третьего блоков вычислениядиагональных косинусов причем блоквычисления недиагонального косинусасодержит два коммутатора два комбинационных сумматора, регистр частичных сумм, буферный регистр, четыре элемента И, выходы первого,третьего элементов И соединены соответственно с первыми управляющими входами первого, второго коммутаторов, вторые управляющие входы которыхсоединены соответственно с выходами 10второго, четвертого элементов И и соответственно с входами переноса в младший разряд первого. второго, комбинационных сумматоров, выходы первого и второго коммутаторов подключены соответственно к первому и второму входам первого комбинационного сумматора, выход которого подключен к первому входу второго комбинационного сумматора, к второмувходу которого подключЕн выход регистра частичных сумм, выход второго комбинационного сумматора подключен к входу параллельной записи регистра частичных сумм, выход которого подключен к входу буферного регистра, выход которого подключен к выходу блока, причем входы синхронизации,управления сдвигом вправо, управления сдвигом влево, сброса регистра частичных сумм соединены соответственно с первым выходом генератора синхросигналон четвертым выходом цешифратора состояний,. выходом пятого элемента И, выходом первого элемента ИЛИ блока управления, третий выход дешйратора состояний которого подключен к входу управления записи регистра частичных сумм и к первому входу каждого элемента И блока вычисления недиагонального косинуса, причем к входу первого коммутатора первого, второго, гретьего, четвертого, пятого, шестого, блоков вычисления недиагональных косинусов подключены соответтвенно выходы четвертого, третьего, четвертого, второго, третьего, второго регистров хранения переменных блока регистровой памяти, к входу второго коммутатора первого в горого, третьего, четвертого, пятого, шестого блоков вычисления недиагональных косинусов подключены соответственно выходы третьего четвертого, второго, четвертого, второго, третьего регистров хранения переменных блока регистровой памяти, причем входы управления буферного регистра первого, второго, третьего, четвертого, пятого, шестого блоков вычисления недиагональных косинусов подключены соответственно к четвертому, пятому, шестому, седьмому, восьмому, девятому разрядам девятиразрядной входной шины управления считыванием косинусов устройства, причем прямой выход В)-го и инверсный выход 1-го разрядов регистра множителя первого блока вычисления переменных подключены соответственно к второму и третьему входам первого второго второговторого, первого., первого элементов И соответственно первого второго, третьего, четвертого пятого, шестого блоков вычисления недиагональных косинусов, инверсный выход (1 с)-и инверсный выход 1:-го разрядов регистра множителя второго блока вычисления переменных подключены соответственно квтороь:у н третьему входам третьих элементов И первого и второго блоков вычисления недиагональных косинусов, инверсный выход В)-го и прямой выод 1-го разрядов этого регистра10 15 подключены соответственно к второмуи третьему входам четвертых элементов И первого и второго блоков вычисления недиагоц косинусов, прямой выход (1 с)-го и инверсный выходЕ-го разрядов регистра множителя третьего блока вычисления переменныхподключены соответственно к второмуи третьему входам третьих элементовИ третьего и четвертого блоков вычисления недиагональных импульсов,инверсный выход (1 с)-го и прямойвыход Е-го разрядов этого регистраподключены соответственно к второмуи третьему входам четвертых элементов И третьего и четвертого блоковвычисления недиагональных косинусов,причем прямой выход (1 с)-го и инверсный выход Е-го разрядов регистра множителя четвертого блока вычисления переменных подключены соответственно к второму и третьемувходам третьих элементов И пятого ишестого блоков вычисления недиагональцых косинусов, инверсный выход(1-1)-го и прямой выход 1-го разрядов этого регистра подключены соот -ветственно к второму и третьемувходам четвертых элементов И пятогои шестого блоков вычисления недиагональных косинусов, причем выходы .всех блоков вычисления косинусов являются группой выходов результата устройства,причем выход четвертого триггера блока управления подключен к выходу сигнализации состояния устройства.1233142 Р. 4 1 О Яйй/ асеажгЮ Луж Иркут Фщ Ядрес аагие УА УЛ Лаю. йХ /Жига ЬР,ъ 7б д;.Тираж 671 Государственно елам изобретений осква, Ж, РаНИИПпо д35,Подписио комитета СССРи открытийшская набд, 1 12Изобретение относится к средствамвычислительной техники и может бытьиспользовано при моделировании динамики и управления полетами летательных аппаратов.Цель изобретения - повышение точности,На Фиг. 1 представлена блок-схемаустройства для вычисления матрицынаправляющих косинусов; на Фиг, 2 -блок-схема блока сопряжения; наФиг. 3 в . формат команды; на фиг. 4 -блок-схема блока регистровой памяти,на фиг. 5 - блок-схема блока управления; на фиг. 6 - блок-схема блока вычисления переменной; на фиг. 7 -блок-схема блока вычисления диагонального косинуса, на Фиг. 8 - блоксхема блока вычисления недиагонального косинуса.Блок-схема (Фиг. 1) содержит блок1 сопряжения, блок 2 регистрбвой памяти, блок 3 управления, блоки 4-7,вычисления переменных, блоки 8-10вычисления диагональных косинусов,блоки 11 - 16 вычисления недиагональных косинусов, входную управляющуюшину 17, входную 18 и выходную 19информационные шины, шину 20 и, шину 21 выходных Э, шину 22 входных 9,шину 23 управления, шину 24 условий,первый-четвертый входы 25-28 и первый-шестой выходы 29-34 блока 1 сопряжения, первый-седьмой входы 3541 и первый-восьмой выходы 42-49блока 2 регистровой памяти, первый-третий входы 50-52 и первый-десятый выходы 53-62 блока 3 управления, первый-двадцать третий входы 6385 и первый-пятый выходы 86-90 блока вы. числения переменной %;,первый-двадцатьпятый входы 91-115 и выход 116 блока вычисления диагонального косинуса, первый-шестнадцатый входы 117-132 ивыход 133 - блока вычисления недиагонального косинуса.Блок-схема блока 1 сопряженияфиг. 2) содержит коммутатор 134,регистр 135 команд, регистр 136 данных, дешифратор 137 выборки буферный регистр 138 с открытым коллектором, информационный вход 139, управляющий вход 140, первый 141и второй 142 выходы коммутатора,вход 143 параллельной записи во всеразряды регистра команд, кроме первого, вход 144 записи в первый разряд регистра комацд, вход .145 управ 33142 ления записи регистра команд, вход 146 синхронизации регистра команд, выход 147 - девятого разряда регистра команд, выход 148 десятого разряда регистра команд, выход 149 всех разрядов регистра команд, выходы 150-155 одиннадцатого-шестнадцатого разрядов регистра команд, вход 156 регистра данных., вход 157 управления записи регистра данных, вход 158 синхронизации регистра данных, выход 159 регистра данных, входы 160-165 и первый-третий выходы 166-168 дешифратора выборки, вход 169 управления буферного регистра с открытым коллектором и вход 170 буферного регистра с открытым коллектором.На Фиг, 3 представлен формат команды, которая хранится в регистре 135 команд. Первый (старший) бит устанавливается по сигналу управляющего устройства из блока 3 управления и означает Работа/останов, содержание разрядов с второго по восьмой несущественно, девятый разряд Пуск запускает управляющий автомат в начальное состояние, одиннадцатый разряд Запись управляет записью в блок 2 регистровой памяти содержимого регистра 136 данных, двенадцатый разряд "Чтение" управляет счить 1 ванием на выходную информационную шину 19 результатов, полученных в одном из блоков 11-16 вычисления косинусов, отсутствие активных значений1 ) в этих разрядах приводит к считыванию на шину 19 содержимого ре гистра 135 команд, тринадцатый, шестнадцатый разряды которого содержат адрес регистра памяти или блока вычисления косинуса в позиционном коде.Блок-схема блока 2 регистровой памяти (Фиг, 4) содержит регистры 171 - 178 для хранения переменных ы ы, ь. величины Н, переменных Ъсоответственно, первый-четвертый мультиплексоры 179-182, элементы ИЛИ 183-186, информационный вход 187 регистра, вход 188 управления записи регистра выход 189 регистра, первый 190 и второй 191 управляющие входы мультиплексора, первый 192 и второй 193 информационный входы и выход 194 мультиплексора. 5 1 О 15 20 25 ЗО 35 Ц 45 5 О Блок-схема блока 3 управленияФиг. 5) содержит первьгй-четвертый13-триггеры 195-198, дешифратор 199состояний, счетчик 200 тактов умно1233142 4 О УО 30 35 40 45 50 55 С=2(, З,жения, счетчик 201 числа сдвигов, дешифратор 202 окончания умножения, дешифратор 203 сдвигов, генератор 204 синхросигналов, элементы И 205- 209, дешифратор 210 сигнала "Запись", элемент ИЛИ 21, элемент И 212, элементы ИЛИ 213-2 б, 3 -вход 217 триггера, С-вход 218 триггера, вход 219 сброса триггера, выход 220 триггера, первый-третий входные разряды 22 в 223 дешифратора состояний (первый младший разряд), первый-восьмой выходные разряды 224-231 дешифратора состояний (первый - младший разряд), вход 232 синхронизации счетчика, выход 233 сброса счетчика, вход "+1" 234 счетчика, выход 235 счетчика, вход 236 и прямой 237 и инверсный 238 выходы дешифратора окончания умножения, вход 239, второй вход 240, первые прямой 241 и инверсный 242 выходы и второй прямой выход 243 дешифратора 203 сдвигов, первый 244 и второй 245 выходы генератора 204 синхросигналов.Блок вычисления переменной (фиг.б) соцержит коммутаторы 246-248, первый-третий комбинационные сумматоры 249-251, мультиплексор 252, регистр 253 частичных сумм, регистр 254 множителя, элементы И 255-260, информационный вход 261, первый 262 и второй 263 управляющие входы и вы-ход 264 коммутатора, входы 265 и 266 комбинационного сумматора, вход 267 переноса в младший разряд комбинационного сумматора, выход 268 комбинационного сумматора, первый 269 и второй 270 информационные входы,первый 27 и второй 272 управляющие входы и выход 273 мультиплексора, вход 274 параллельной записи, вход 275 сдвига влево и вход 276 синхронизации регистра частичных сумм, входы 277-280 управления сбросом, сдвигом вправо, сдвигом влево и записи регистра соответственно, выход 281 сдвига вправо этого регистра, 1выход 282 регистра частичных сумм, вход 283 сдвига вправо регистра множителя, вход 284 параллельной записи во все разряды, кроме младшего, и вход 285 синхронизации этого регистра, входы 286-288 управления записи во все разряды, кроме младшего, и сброса младшего, сдвига вправо и сдвига влево соответственно регистра, выход 289 сдвига влево регистра, прямой 290 и инверсный 291 выходы предпоследнего раэряда регистра множителя, прямой 292 и инверсный 293 выходы последнего (младшего) разряда регистра множителя,Блок-схема блока вычисления диагонального косинуса (фиг, 7) содержит первый-четвертый коммутаторы 294-297, первый-четвертый комбинационные сумматоры 298-301, регистр 302 частичных сумм, буферный регистр303 с открытым коллектором, элементыИ 304-311, информационный вход 312и первый 313 и второй 314 управляющие входы коммутатора, выход 315 формирователя, входы 316 и 317 комби"национного сумматора, вход 318 переноса в младший разряд комбинационного сумматора, выход 319 сумматора,вход 320 параллельной записи в регистр частичных сумм, вход 321 синхронизации этого регистра, входы 322324 соответственно управления сбросом, записью и сдвигом вправо ре 25 гистра частичных сумм, выход 325 этого регистра, вход 326 управления буферным регистром с открытым коллектором, информационный вход 327 и выход 328 буферного регистра.Блок-схема блока вычисления недиагонального косинуса (фиг. 8) содержит первый 329 и второй 330 коммутаторы, первый 331 и второй 332 комбинационные сумматоры, регистр 333 частичных сумм, буферный регистр 334 с открытым коллектором, элементы И 335-338, информационный вход 339, первый 340 и второй 341 управляющие входы и выход 342 коммутатора, входы 343 и 344 комбинационного сумматора, вход 345 переноса в младший разряд сумматора, выход 346 сумматора, вход 34 параллельной записи регистра частичных сумм, вход 348 синхронизации регистра, входы 349- 352 соответственно управления сбро-. сом, записи, сдвигом вправо и сдвигом влево регистра, выход 353 регистра, вход 354 управления, информационный вход 355 и выход 356 буферного регистра.Устройство работает следующим образом.Матрица направляющих косинусов вычисляется через параметры РодригаГамильтона:С, =2 - ъ, Э., Ъ )Параметры Родрига-Гамильтона свя 1 О заны между собой системой дифференциальных уравнений:%,= и,э,ыъ,-и 3.,)2Я,= ы,э, и,э,-и,з,1Для определения в момент временитребуется значение переменных у1 в момент времени 1 и начальных значений переменных %; в момент времени-ОьДля решения системы используется алгоритм Эйлера, гдеА,Ю= э,(=О)+н, Ъ,;25Ф,- ,1=0)+Н, Э, ,Ь (С).= 1(=О)М")- 4"-=О)Н з тпри этом Н - шаг интегрирования, а3 Оопределяется из системы уравнений. Н выбирается в виде числа, рав-Иного 2 , когда умножение на Н сводится к сдвигу на определенное число разрядов, Так как при умножении Я %, результат.: находится в регистре множителя, то для объединения выравнивания результата. с умножением-кна Н =2 используется эквивалентный сдвиг влево на величину.п-1, где и - разрядность представления инфор 4 С мации.Работа устройства протекает в несколько этапов: загрузка начальных значений переменных Я; в регистры блока 2 регистровой памяти из внешней вычислительной системы перед началом численного интегрирования, загрузка величины Н и переменных ы в регистры блока 2 регистровой памяти и вывод из устройства через блок 1 . сопряжения вычисленной матрицы направляющих косинусов,Запись данных в регистры блока 2 регистровой памяти нз внешней вычислительной системы и считывание косинусов управляются блокомсопряжения, а ход вычислений - блоком 3 управления. Блок 1 сопряжения управляет работой блока 3 управления,переводя управляющий автомат в начальное состояние, выдав сигнал навыход 31 блока 1 сопряжения, и запуская управляющий автомат, выдавсигнал запуска на выход 30 блокасопряжения.Для выполнения действий на первомэтапе внешняя вычислительная системавыдает на первый и второй разрядыуправляющей шины 17 сигналы и команду записи переменной 3, в регистр176 для хранения переменной Э Этакоманда пропускается коммутатором134 на выход 141 и по синхроимпульсуна четвертом разряде шины 17 запи-.сывается в регистр 135 команд. Затем внешняя вычислительная системавыдает сигнал на третий разряд шины17, сняв сигналы с первых двух разрядов этой шины, и выдает информациюпеременную 3, на входную информационную шину 18. Зта информация пропускается коммутатором 134 на выход 142и по синхросигналу записывается врегистр 136 данных, Разряды регистра 135 команд дешифрируются дешифратором 137 выборки и в соответствующем разряде выхода 66 этого дешифратора появляется сигнал выборки,который с выхода 33 блока 1 сопряжения поступает на вход 36 блока 2регистровой памяти в соответствующийразряд, подключенный к входу 191мультиплексора 179 и через элементИЛИ 183 к входу 188 управления записирегистра 175 для хранения переменной.Информация с выхода 32 блока 1 сопряжения передается с входа 193 мультиплексора 179 на выход 194 и записывается в регистр 175. Аналогичнозаписывается в регистр 176, Яв регистр 177з - в регистр 178.Сначала в регистр 135 команд записывается соответствующая команда,затем в регистр 136 данных - данное,а загем оно переписывается в соответствующий ему регистр в блоке 2регистровой памяти,Выполнение действий на втором этапе аналогично, однако в командахвыдается сигнал Сброс". В результате в регистре 17 записана переменная д;, в регистре 172 - 41в регистре 174 - величина Н, в регистре173 - и .На третьем этапе внешняя вычислительная система записывает в регистр 138 команДу, содержащую сигнал"Пуск", На предыдущем этапе управляющий автомат переведен в исходноесостояние (триггеры 195-98 обнулены сигналом сброса на входе 51 блока З.управления, поступившим с выхода 31 блока 1 сопряжения, на пер Овом выходном разряде 224 дешифратора199 состояний появился сигнал). Теперь, при переходе управляющего автомата в следующее состояние, в "1"устанавлинается триггер 198, что приводит к установленю н "1" первогоразряда регистра 135 команд сигналомна входе 27 блока 1 сопряжения, ксбросу счетчиков 200 и 201 в блоке3 управления. На выходах 56 и 61 20блока 3 управления появляются управляющие сигналы, по которым мультиплек.соры 252 в блоках 4-7 пропускают значения переменных Я, с выходов 86этих блоков, которые поступили через шину 21 выходньгс 3 с выходов46-49 блока 2 регистровой памяти.Эти данные записываются но все разряды, кроме младшего, в регистры 254множителя, Регистры 253, 302 и 333 30частичных сумм в блоках 4-16 и младший разряд регистров 254 в блоках4-7 обнуляются,В следующем такте работы управляющего автомата сигналы присутствуют З 5на выходах 57 и 60 блока 3. Черезшину 23 управления они поступают вблоки 4 - 16, где на входы элементовИ 255-260 в блоках 4-7, входы элементов И 304-31 в блоках 8-10 и входы элементов И 335-338 в блоках 116 через шину 24 условий поступаютзначения двух младших разрядов регистров 254 множителя в парафазномкоде с выходов 87-90 блоков 4-7,Управляющие сигналы элементов И используются для получения суммы произведений в регистрах 253 частичныхсумм в блоках 4-7, регистрах 302 вблоках 8-10 и регистрах 333 н блоках11-16, Блоки 4-16 построены так, чтопри изменении младших разрядов множителя из 1 в "0 множимое с входов 63-.65 в блоках 4-7, входов 91-94в блоках 8-10 и входов 117 и 118 в 55блоках 11-16 проходит через соответствующие коммутаторы без изменений,1при изменении младших разрядов из"0" н "1" входной код инвертируется на соответствующем коммутаторе и поступает на сумматор, а на вход переноса в младший разряд соответственно сумматора поступает "1", что эквивалентно вычитанию множимого. Упранление коммутаторами осуществляется соответствующими элементами И, сложение множимого с частичной суммой обеспечивается сигналом с выхода соответствующего нечетного элемента, а вычитание - с выхода соответствующего четного элемента, если младшие разряды множителей равны, то сигналы на выходе соответствующих элементов И отсутствуют и на выходе коммутатора появляется нулевой код. После выполнения описанных действий данные складываются на комбинационных сумматорах и записываются в регистры частичных сумм.Выход счетчика 200 тактов умножения. дешифрируется дешифратором 202 окончания умножения. Если умножение окончено, дешифратор выдает сигнал на выходе 237, а если нет - на выходе 238, В этом случае в следующем такте работы управляющего автомата на выходе 58 блока 3 появляется управляющий сигнал, по которому во всех регистрах блоков 4-б происходит модифицированный сдвиг вправо, причем младший разряд регистра 253 с выхода 281 передается на вход 283 регистра 254. Счетчик 200 увеличивается на единицу, После этого управляющий автомат возвращается в предыдущее состояние и описанные действия повторяются, пока не возникнет сигнал на выходе 237 дешифратора 202. Тогда управляющий автомат переходит в следующее состояние, где счетчик 201 числа сдвигов увеличивается на единицу, а в блоках 4-7 и 11-16 происходит сдвиг регистров на один разряд влево, так как на их управляющие входы поступают сигналы управления с выходов 59 и 62 блока 3. Старший разряд регистра 254 с выхода 289 поступает на вход 275 регистра 253. В этом такте сигналы с выхода 235 счетчика 201 поступают на вход 239 дешифратора 203, где они сравниваются с величиной Н, поступившей на вход 240 дешифратора 203 с входа 52 блока 3 из блока 2 регистровой памяти. Если на выходе 2435 1 О 2 О дешцтратора 203 появится сигнал, свидетельствующиц о равенстве, то управляющиц автомат в следующем такте переходит в следующее состояние, если нет, то остается в этом, но сигнал с вьгхода 62 блока 3 снимается, так как изменилось состояние счетчика 201 и исчез сигнал с выхода 243 дешифратора 203, Таким образом, происходит сдвиг влево Н раз в блоках 4-7, один раз в блоках 11 - 16, что эквивалентно умножению чисел на Н в блоках 4-7 и умножению на два суммы произведений в блоках 11-16,В следующем состоянии управляющего автомата сигналы присутствуют на выходах 60 и 61 блока 3, По этим сигналам в блоках 4-7 происходит пропуск переменной из регистров блока 2 через мультиплексор 252 на сумматор 250 и сложечие этого числа с содержимым регистра 253 частичной суммы с последующей записью результата в этот регистр.В следующем состоянии управляюще .го автомата сигнал присутствует па выходе 64 блока 3. По этому сигналу мультиплексоры 179-182 в блоке 2 пропускают на выходы информацию с входов 38-41 блока 2, куда через шину 22 входных 7, подключены выходы 86 блоков 4-7 соответственно. На входы управления записи регистров 175-178 через элементы ИЛИ 183-186 поступает сигнал с выхода 54 блока 3 через вход 37 блока 2 и осуществляется параллельная запись в регистры 175- 178 значений, вычисленных на данном шаге и содержащихся в регистрах частичных сумм блоков 4-7. В блоке 3 сбрасывается триггер 198, что приводит к обнулению первого разряда регистра 135 команд. Команда запуска снимается внешней вычислительпой системой во время работы устройства К концу третьего этапа в регистрах блоков 8-16 находятся направляющие косинусы, а в регистрах блока 2 вычисленные значения 11;.Во время вычислений внешняя вычислительная система выдает команду чтения регистра команд что приводит к тому, что на выходе 168 дешифратора 137 выборки возникает сигнал который переводит буферный регистр 138 с открытым коллектором в активное состояние, Тогда иа выходной информационной шине 19 ттрисутствует ттнформацин цз регистра команд. По завершению вычислений изменяется состояние первого битл регистра команд что сигнализирует 0 13 озможнос ти ввода косинусов. Выходы регистров в блоках 8-16 подключены к буферным регистрам с открытым коллектором, которые поразрядно подклкчены к входу 8 блока 1 и являются выходом 29 это 1-о же блока.На четвертом этапе внешняя вьтчислигельиая система выводит из устройства вычисленные зттачения косинусов, для чего выдает предварительно команду чтения косичуса с соответствую - щим адресом. Активизируется буферный регистр с открытым коллектором, подсоединенный к соответствующему разряду выхода 167 дешифратора 137 выборки блока 1 и информация вводится БО;внешнюю Вычислительету 10 систему,После ввода косинусов устройстВО ПО КОМЛНДЕ ВНЕШНЕЙ ВЫЧИСЛИТЕЛЬной системы продолжает работать либо с первого либо с второго этапа,ттспользуя в ттоследпем случае в качестве начальных значений значения,вычисленные на предыдущем шаге втретьем этапе,Формула изобретения Устройсттто цля вычисления мат рицы направляющих косинусов, содержашее блок регистровой памяти, блокуправления, о т л и ч а и щ е е с ятем что, с целью повышения точности в него введены четыре блока вы.тисленця переменных,три блока вычисления диагональных косинусов, шестьблоков тчычисления недиагональных косинусов, причем олок регистровой памяти содержит регистр хранения величитты шага, три регистра хранения значений угловых скоростей, четыре регистра хранения переменных четыремультиплексора выходы которых соединены с информационными входа 11 и ре -гцстров храпения переменных, причемиттфориационттый вход устройства подкттючетч к информациотттчъм входам регистров хранения значений угловых скоростей и величины шага и к первым информационным входам мультиттлексоров,первые четыре разряда входа управ 1233142первому и второМу входам.дешифратора записи, третий вход которого соединен с первым выходом генератора синхросигналов, пятый выход дешифра тора состояний подключен к первомувходу пятого элемента И, к второму входу которого подключен второй прямой выход дешифратора сдвигов, второй 1 О выход дешифратора состояний подклюления приемом данных устройства подключены соответственно к входам управления записью первого, второго, третьего регистров хранения значенийугловых скоростей и регистра хранениявеличины шага, а последние четыреразряда подключены соответственнок первым управляющим входам первого,второго, третьего, четвертого мультиплексоров и соответственно к первымвходам первого, второго, третьего,четвертого элементов ИЛИ, выходы которых подключены соответственно куправляющими входам записи первого, . 1второго, третьего, четвертого регистров хранения переменных, причем блокуправления содержит четыре триггера,дешифратор состояний, счетчик тактов умножения, счетчик числа сдвигов, дешифратор окончания умножения,дешифратор сдвигов, генератор синхросигналов, шесть элементов И, пятьэлементов ИЛИ и дешифратор записи,причем выходы первого, второго, третьего триггеров соединены с входамидешифратора состояний, первый выходкоторого соединен с входами установки в нулевое состояние счетчика тактов умножения и счетчика числа сдвигов, счетные входы которых соединенысоответственно с четвертым и пятымвыходами дешифратора состояний, входы синхронизации счетчика, числасдвигов и счетчика тактов умноженияподключены к первому выходу генера 1тора синхросигналов, выходы счетчика тактов умножения и счетчика числасдвигов подключены соответственно квходу дешифратора окончания умножения и первой группе входов дешифратора сдвигов, вторая группа входовкоторого соединена с разрядными выходами регистра хранения величинышага блока регистровой памяти, прямой и инверсный выходы дешифратораокончания умножения подключены соответственно к первым входам первого ивторого элементов И, к вторым входам которых подключен третий выходдешифратора состояний, первые прямойи инверсный выходы дешифратора сдвигов соединены .соответственно с первыми входами третьего и четвертогоэлементов И, вторые входы которых 55соединены с пятым выходом дешифратора состояний, третий и шестой выходыкоторого подключены соответственно к 20 25 ЗО 35 40 45 50 чен к информационному входу четвертого триггера и первому входу первогоэлемента ИЛИ, к второму входу которого подключен шестой выход дешифратора состояний, седьмой выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого является входом установки устройства вначальное состояние, выход второгоэлемента ИЛИ соединен с входом установки в нулевое состояние четвертого триггера, вход запуска устройствасоединен с первым входом шестогоэлемента И, второй вход которого соединен с первым выходом дешифраторасостояний, а выход шестого элементаИ подключен к первому входу третьего элемента ИЛИ, второй и третий входы которого . соединены соответственно с выходами второго и третьегоэлементов И, выход третьего элементаИЛИ соединен с информационным входомтретьего триггера, выходы четвертого и пятого элементов ИЛИ соединенысоответственно с информационнымивходами первого и второго триггеров,первый, второй и третий входы четвертого элемента ИЛИ соединены с выходами соответственно первого элементаИ, пятым и шестым выходами дешифратора состояний, второй, третий и шестой выходы которого и выход второгоэлемента И подключены соответственно к первому, второму, третьему и четвертому входам пятого элемента ИЛИ,входы синхронизации триггеров соединены с вторым выходом генераторасинхросигналов, причем входы установки в нулевое состояние первого,второго, третьего триггеров соединены с входом установки устройства в начальное состояние, седьмой вь 1 ходдешифратора состояний подключен квторым управляющим входам мультиплексоров и элементов.ИЛИ блока регистровой памяти, прнчеи блок вычисления переменной содержит три коммутатора, три комбинационных сумма 1233142тора, регистр частичных сумм, регистр множителя, мультиплексор и шесть элементов И, выходы первого, третьего, пятого элементов И соединены с первыми управляющими входами соответственно первого, второго, третьего коммутаторов, вторые управляющие входы которых соединены соответственно с выходами второго, четверто- О го, шестого элементов И и соответственно с входами переноса в младший разряд первого, второго, третьего комбинационных сумматоров, первый и второй входы первого комби национного сумматора соединены соответственно с выходами первого и второго коммутаторов, выход третьего коммутатора подключен к первому инФормационному входу мультиплексо-, 20 ра, выход которого соединен с пер - вым входом второго комбинационного сумматора и с входом параллельной записи во все разряль 1, кроме младшего регистра множителя, второй вход 25 второго комбинационного. сумматора соединен с выходом первого комбинационного сумматора, выход второго комбинационного сумматора соединен с первым входом третьего комбинацион- ЗО ного сумматора, второй вход которо.го соединен с выходом регистра частичных сумм, выход третьего комбинационного сумматора подключен к входу параллельной записи регистра частичных сумм, выход сдвига вправо которого соединен с входом сдвига вправо регистра множителя, выход сдвига влево которого соединен с входом сдвига влево регистра частичных 4 О сумм, причем входы синхронизации управления сдвигом вправо, управле - ния сдвигом влево обоих регистров подключены соответственно к первому вь 1 ходу генератора синхросигналов, четвертому и пятому выходам дешифратора состояний блока управления,вхо - ды сброса регистра частичных сумм и сброса последнего разряда и параллельной записи во все разряды, кро рме последнего, регистра множителя подключены к выходу первого эле-, мента ИЛИ блока управления, вход управления параллельной записи регистра частичных сумм соединен с выходом дешифратора записи блока управления,первый управляющий вход мультиплексора и первые входы каждого элемента И блока вычисления переменной соединены с третьим выходом дешифратора состояний блока управления, второй управляющий вход мультиплексора подключен к второму выходу дешифратора состояний блока управления, причем информационные входы первого, второго, третьего коммутаторов соединены соответственно с выходами первого, второго, третьего регистров хранения значений угловых скоростей блока регистровой памяти, выходы первого, второго, третьего, четвертого регистров хранения переменных блока регистровой памяти подключены к вторым информационным входам мультиплексоров соответственно первого, второго, третьего, четвертого блоков вычисления переменных, а выходы регистров частичных сумм первого, второго, третьего, четвертого блоков вычисления переменной подключены соответственно к вторым информационным входам первого второго, третьего, четвертого мультиплексоров в блоке регистра:вой памяти, причем прямой выхоц 1 и ипверсный выход Еразрядов регистра множителя (Е - разрядность множителя первого блока вычисления переменных) подключены соответственно к второму и третьему входам второго, четвертого, шестого элементов И соответственно второго, третьего, четвертого блоков вычисления переменных, инверсный выход 1 с-го и прямой выход (1;-1)-го разрядов регистра множителя первого блока вычисления переменных подключены соответственно к второму и третьему входам первого, третьего, пятого элементов И соответственно второго, третьего, че гвертого блоков, причем прямой выход 1 с-го и инверсный выход (1 с - 1)-го разрядов регистра множителя второго блока вычисления переменных подключены соответственно к второму и третьему входам первого, пятого, четвертого элементов И соответственно первого, третьего, четвертого блоков вычисления переменных, инверсныйвь 1 ход 1 с-го и прямой выход (1-1)-горазрядов этого регистра подключенысоответственно к второму и третьемувходам третьего., шестого, первогоэлементов И соответственно первого,второго, четвертого блоков вычисления переменных, инверсный выход ь;-го ипрямой выход (1-1)-го разрядов этогорегистра подкггючены соответственно к второму и третьему входам четвертого, пятого, второго элементов И соответственно первого, второго, четвертого блоков вычисления переменных, причем прямой выход 1 г-го и инверсный выход (1 с)-го разрядов регистра множителя четвертого блока вы.числения переменных подключены соответственно к второму и третьемувходам пятого, третьего, второгоэлементов И соответственно первого,второго, третьего блоков вычисленияпеременных, инверсный выход 1 с-го ипрямой выход (1 - 1)-го разрядов этого регистра подключены соответственно к второму и третьему входам шестого, четвертого, первого элементовИ соответственно первого, второго,третьего блоков вычисления переменных, причем блок вычисления диагонального косинуса содержит четырекоммутатора, четыре комбинационныхсумматора, регистр частичных сумм,буферньгй регистр, восемь элементов И, выходы первого, третьего, пятого,седьмого элементов И соединены спервыми управляющими входами соответственно первого, второго, третьего, четвертого коммутаторов, вторыеуправляющие входы которьгх соединенысоответственно с выходами второго,четвертого, шестого, восьмого элементов И и соответственно с входами 30 35 40 переноса в младший разряд первого,второго, третьего, четвертого комбинационных сумматоров, первый и второй входы первого комбинационногосумматора соединены соответственнос вьгходами первого и второго коммутаторов, выход первого комбинационногосумматора подключен к первому. входувторого комбинационного сумматора,квторому входу которого подключен выход третьего комбинационного сумматора, к первому и второму входамкоторого подключены соответственновыходы третьего и четвертого коммутаторов, к первому и второму входамчетвертого комбинационного сумматораподключены соответственно выходы регистра.частичных сумм и третьего комбинационного сумматора, выход четвертого комбинационного сумматораподключен к входу параллельной записи регистра частичных сумм, выход которого подключен к входу буферного регистра, выход которого соединен с выхоцом блока, причем входы синхронизации, управления сдвигом вправо, сброса регистра частичньгх сумм соединены соответственно с первым выходом генератора синхросигналов, выходом четвертого разряда дешифратора состояний, выходом первого эпемента ИЛИ блока управления, третий выход дешифратора состояния которого подключен к входу управления записи регистра частичных сумм и первым входам всех элементов И блока вычисления диагонального косинуса, причем к входам первого, второго, третьего и четвертого коммутаторов блока вычисления диагонального косинуса подключены соответственно выходы первого, второго, третьего, четвертого регистров хранения переменных блока регистровой памяти, входы управления буферных первого, второго, третьего регистров блоков вычисления диагональных косинусов подключены соответственно к первому, второму и третье . му разрядам девятиразрядной входной ппгггы управления считыванием косинусов устройства, причем прямой выход предпоследнего и инверсный выход последнего разрядов регистра множителя первого блока вычисления переменных подключен соответственно к второму и третьему входам первых элементов И каждого блока вычисления диагональных косинусов, инверсный выход 0 с- -1)-го и прямой выход Е-го разрядов этого регистра подключены соответственно к второму и третьему входам вторых элементов И каждого блока вычисления диагонального косинуса,причем прямой вьгход (1-1)-го и инверсный выход Е-го разрядов регистра множителя второго блока вычисления переменных подключены соответственно к второму и третьему входам третьего, четвертого, четвертого элементов И соответственно первого, второго, третьего блоков вычисления диагональных косинусов, инверсный выход Ь- -1)-го и прямой выход Е-го разрядов этого регистра подключены соответственно к второму и третьему входам четвертого, третьего блоков вычисления диагональных косинусов, прямой выход -1)-го и инверсный выход к-го разрядов регистра множителя тре